九月 17, 1999 (版本 1.3) 1
d
特性
• 在-系统 可编程序的 3.3v proms 为 配置
的 xilinx fpgas
- 忍耐力 的 10,000 程序/擦掉 循环
- 程序/擦掉 在 全部 商业的 电压 和
温度 范围
• ieee 标准 1149.1 boundary-scan (jtag) 支持
• 简单的 接口 至 这 fpga; 可以 是 配置 至
使用 仅有的 一个 用户 i/o 管脚
• cascadable 为 storing 变长 或者 多样的 bitstreams
• 双 配置 模式
- 串行 慢/快 配置 (向上 至 15 mhz).
- 并行的
• 低-电源 先进的 cmos flash 处理
• 5 v tolerant i/o 管脚 接受 5 v, 3.3 v 和 2.5 v signals.
• 3.3 v 或者 2.5 v 输出 能力
• 有 在 pc20, so20, pc44 和 vq44 包装.
• 设计 支持 使用 这 xilinx alliance 和
foundation 序列 软件 包装.
• jtag command initiation 的 标准 fpga
配置.
描述
xilinx introduces 这 xc1800 序列 的 在-系统 程序-
mable 配置 proms. 最初的 设备 在 这个 3.3v
家族 是 一个 4 megabit, 一个 2 megabit, 一个 1 megabit, 一个 512
kbit, 一个 256 kbit, 和 一个 128 kbit prom 那 提供 一个
容易-至-使用, 费用-有效的 方法 为 re-程序编制 和
storing 大 xilinx fpga 或者 cpld 配置 位-
streams.
当 这 fpga 是 在 主控 串行 模式, 它 发生 一个
配置 时钟 那 驱动 这 prom. 一个 短的 进入
时间 之后 这 rising cclk, 数据 是 有 在 这 prom
数据 (d0) 管脚 那 是 连接 至 这 fpga din 管脚. 这
fpga 发生 这 适合的 号码 的 时钟 脉冲 至
完全 这 配置. 当 这 fpga 是 在 从动装置
串行 模式, 这 prom 和 这 fpga 是 clocked 用 一个
外部 时钟.
当 这 fpga 是 在 表示 或者 selectmap 模式, 一个
外部 振荡器 将 发生 这 配置 时钟 那
驱动 这 prom 和 这 fpga. 之后 这 rising cclk
边缘, 数据 是 有 在 这 prom’s 数据 (d0-d7)
管脚. 这 数据 将 是 clocked 在 这 fpga 在 这 下列-
ing rising 边缘 的 这 cclk. neither 表示 也不 选择-
编排 utilize 一个 长度 计数, 所以 一个 自由-运动 振荡器
将 是 使用. 看图示 5
多样的 设备 能 是 concatenated 用 使用 这 ceo
输出 至 驱动 这 ce输入 的 这 下列的 设备. 这
时钟 输入 和 这 数据 输出 的 所有 proms 在 这个
chain 是 interconnected. 所有 设备 是 兼容 和
能 是 倾泻 和 其它 members 的 这 家族 或者 和
这 xc1700l 一个-时间 可编程序的 串行 prom 家族.
0
xc1800 序列 的 在-系统
可编程序的 配置
PROMs
九月 17, 1999 (版本 1.3)
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初步的 产品 规格
图示 1: xc1800 序列 块 图解
控制
和
JTAG
接口
记忆
串行
或者
并行的
接口
d0 数据
(串行 或者 并行的
(表示/selectmap)
模式)
d1 - d7
表示 模式 和
selectmap 接口
数据
地址
CLK
CE
TCK
TMS
TDI
TDO
oe/重置
CEO
数据
99020300
CF
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