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Cypress 半导体 公司
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march 1994 – 修订 march 6, 1997
这 f
LASH
370i™ 家族 的 cplds
和 designing 和
Warp2
®
这个 应用 便条 覆盖 这 下列的 topics: (1) 一个 一般
discussion 的 complex 可编程序的 逻辑 设备 (cplds),
(2) 一个 overview 的 这 f
LASH
370i™ 家族 的 cplds, 和 (3)
使用 这
Warp2
vhdl compiler 为 这 f
LASH
370i 家族.
overview 的 cplds
cplds 扩展 这 concept 的 这 pld 至 一个 高等级的 水平的 的
integration 至 改进 系统 效能, 使用 较少 板
空间, 改进 可靠性,和 减少 费用. instead 的 制造
这 pld bigger 和 更多 输入 条款 和 产品 条款, 一个
cpld architecture 是 composed 的 多样的 plds 或者 逻辑
blocks (labs) 连接一起 和 一个 可编程序的 inter-
连接矩阵变换 (pim). 多样的 逻辑 排列blocks (labs) pro-
vide comparable 速 至 一个 pld 因为 这 基本 propaga-
tion path 是 通过 一个 lab 和 各自 labs 产品 期
排列 是 comparable 至 一个 pld 排列. 多样的 labs 提供 这
高等级的 integration. 这 号码 的labs 在 一个 cpld 是 典型地
在 2 为 这 小cplds 和 16 为 这 大 ones.
在 增加 至 labs interconnected 用 这pim, 是 这 在-
放/输出 macrocells 和 这 专心致志的 输入 macrocells.
计算数量 1
和
2
显示 这 cpld generic 块 图解 和
这 逻辑 块 图解 respectively.
这 architectural 组件 的 这 lab 是: (1)这 产品
期 排列, (2) 这 产品 期 allocator, 和 (3) 这 macro-
cell. 这 产品 期 排列 是 这 一样 在 这 cpld 作 在 这
pld 除了那 这 输入 在 这 排列 能 now 也 来到
从 这 pim. 这 产品 期 allocator 是 一个 新concept 在
这 cpld 在哪里 产品 条款 是 不 fixed 至 一个 macrocell
和 它的 associated 输入/输出 管脚 但是 能 是 routed 至dif-
ferent macrocells 取决于 在 在哪里 它们 是 需要. 这
结果 是 一个 更多 效率高的 allocation 的 产品 条款 和 高-
er integration. implementation 的 这 产品 期 allocator
varies 横过 cpldvendors 这个 是 更多全部地 discussed 在
这 部分 描述 这 特性 的 这 f
LASH
370i 家族.
这 macrocell accepts 这 单独的 输出 的 这 产品 期
allocator 这个 是 这 oring 的 一个 能变的号码 的 产品
条款. 在 一些 macrocells 这个 输入 feeds 在 一个 二 输入
xor 门 和 这 其它 输入 可能地 carrying 这 q 喂养-
后面的.这个 configures 这 d flip flop 至 一个 t flip flop这个 能
提供 一个 改进 在 capacity 为 certain 设计 此类
作 counters. 之后 这 xor 门, 这 macrocell 是 configurable
作 注册, combinatorial, 和 在一些 具体情况 latched.
那里 是 二 种类 的 macrocells 这个 是 输入/输出 ded-
icated 和 buried. 专心致志的 macrocells 输出 至 这 在-
放/输出 macrocell 和 也 提供 反馈在 这 prod-
uct 期 排列. buried macrocells 仅有的 提供 feedback 在
这 产品 期 排列.
这 函数 的 这 pim 是 至 distribute 这 需要 fraction 的
这 总的 有 resources, 所有 输出 从 这 lab 和
possibly 也 专心致志的 输入 和输入/输出, 至 这 ap-
propriate lab. 那里 是 二 一般 方法 的 pim imple-
mentation: 排列 为基础 interconnect 和 mux 为基础 intercon-
nect.
图示 3
显示这 数据 path 的 交流 在 二
labs 使用 这 排列 为基础 interconnect. 在 这 排列 为基础
interconnect, 各自 输出 的 这 lab 能 可能地 connect
图示 1. generic 块 图解
逻辑
块
逻辑
块
逻辑
块
逻辑
块
逻辑
块
逻辑
块
逻辑
块
逻辑
块
i/o
i/o
图示 2. 逻辑 块 图解
产品
期
排列
产品
期
Allocator
Mcell
macro-
i/o cells
PIM
逻辑 块
cells
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