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资料编号:1127230
 
资料名称:CY7B933-400JXC
 
文件大小: 1144K
   
说明
 
介绍:
HOTLink? Transmitter/Receiver
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
HOTLink
传输者/receiver
CY7B923
CY7B933
Cypress 半导体 公司
198 champion court San Jose
,
ca 95134-1709 408-943-2600
文档 #: 38-02017 rev. *e 修订 8月 29, 2005
特性
fibre-频道-一致的
ibm escon
-一致的
dvb-asi-一致的
atm-一致的
8b/10b-coded 或者 10-位 unencoded
标准 hotlink
: 160–330 mbps
高-速 hotlink: 160–400 mbps 为 高-速
产品
低-速 hotlink: 150–160 mbps 为 低-费用 fiber
产品
ttl 同步的 i/o
非 外部 阶段 锁-循环 (pll) 组件
双 pecl 100k 串行 输入
低 电源: 350 mw (tx), 650 mw (rx)
兼容 和 fiber-opticmodules, coaxial 缆索, 和
twisted 一双 媒介
建造-在 自-测试 (bist)
单独的 +5v 供应
28-管脚 soic/plcc/lcc
铅-自由 包装 有
0.8
µ
BiCMOS
函数的 描述
这 cy7b923 hotlink
传输者 和 cy7b933 hotlink
接受者 是 要点-至-要点 communications building blocks
那 转移 数据 在 高-速 串行 links (fiber, coax, 和
twisted 一双). 标准 hotlink 数据 比率 范围 从 160 至
330 mbits/第二. 高等级的 速 hotlink 是 也 有 为
高-速 产品 (160–400 mbits/第二), 作 好 作,
为 低-费用 产品, hotlink-155 (150–160
mbits/第二 行动).
图示 1
illustrates 典型 connec-
tions 至 host 系统 或者 控制者.
第八 位 的 用户 数据 或者 协议 信息 是 承载 在
这 hotlink 传输者 和 是 encoded. 串行 数据 是
shifted 输出 的 这 三 differential 积极的 ecl (pecl) 串行
端口 在 这 位 比率 (这个是 ten 时间 这 字节 比率).
这 hotlink 接受者 accepts 这 serial 位 stream 在 它的 differ-
ential 线条 接受者 输入 和, 使用 一个 完全地 整体的
pll 时钟 synchronizer, recovers 这 定时 信息
需要 为 数据 reconstruction. 这 位 stream 是 deseri-
alized, 解码, 和 审查 为 传递 errors.
recovered 字节 是 提交 在 并行的 至 这 接到 host
along 和 一个 字节-比率 时钟.
这 8b/10b encoder/解码器能 是 无能在 系统 那
already encode 或者 scramble 这 transmitted 数据. i/o 信号
是 有 至 create 一个 seamless 接口 和 两个都
异步的 fifos (i.e., cy7c42x) 和 clocked fifos (i.e.,
cy7c44x). 一个 bist 模式 发生器 和 checker 准许
测试 的 这 传输者, 接受者, 和 这 连接 link 作
一个 部分 的 一个 系统 diagnostic 审查.
hotlink 设备 是 完美的 为 一个 多样性 的 产品 在哪里
一个 并行的 接口 能 是 replaced 和 一个 高-速
要点-至-要点 串行 link. 产品 包含 interconnecting
workstations, servers, mass storage, 和 video 传递
设备.
cy7b923 传输者 逻辑 块 图解
输入寄存器
D
0–7
(d
b–h
)
sc/d (d
一个
)
svs(d
j
)
使能
ENCODER
SHIFTER
OUTA
OUTB
OUTC
FOTO
CKW
时钟
发生器
ENAENNRP
测试
逻辑
模式
BISTEN
cy7b933 接受者 逻辑 块 图解
RF
一个/b
INA+
INB (inb+)
所以
REFCLK
模式
BISTEN
PECL
TTL
测试
逻辑
时钟
同步
CKR
RDY
sc/d (q
一个
)
rvs(q
j
)
Q
0–7
(q
b–h
)
输出
寄存器
解码器
解码器
寄存器
SHIFTER
FRAMER
数据
INA
si(inb
)
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