低-费用 3.3v 零 延迟 buffer
CY2305
CY2309
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文档 #: 38-07140 rev. *g 修订 8月 4, 2005
特性
• 10-mhz 至 100-/133-mhz 运行 范围, 兼容
和 cpu 和 pci 总线 发生率
• 零 输入-输出 传播 延迟
• 60 ps 典型 循环-至-循环 jitter (高 驱动)
• 多样的 低-skew 输出
— 85 ps 典型 output-至-输出 skew
— 一个 输入 驱动 five 输出 (cy2305)
— 一个 输入 驱动 nine 输出, grouped 作 4 + 4 + 1
(cy2309)
•
兼容 和 pentium
-为基础 系统
• 测试 模式 至 绕过 阶段-锁 循环 (pll) (cy2309
仅有的 [see “select 输入 decoding” 在 页 2])
• 有 在 空间-节省 16-管脚 150-mil soic 或者
4.4-mm tssop 包装 (cy2309), 和 8-管脚, 150-mil
soic 包装 (cy2305)
• 3.3v 运作
• 工业的 温度 有
函数的 描述
这 cy2309 是 一个 低-费用 3.3v 零 延迟 缓存区 设计 至
distribute 高-速clocks 和 是 有 在 一个 16-管脚 soic
或者 tssop 包装. 这 cy2305 是 一个 8-管脚 版本 的 这
cy2309. 它 accepts 一个 涉及 输入, 和 驱动 输出 five
低-skew clocks. 这 -1h versions 的 各自 设备 运作 在
向上 至 100-/133-mhz 发生率, 和 有 高等级的 驱动 比
这 -1 设备. 所有 部分 有 在-碎片 plls 这个 锁 至 一个
输入 时钟 在 这 ref 管脚. 这 pll 反馈 是 在-碎片 和
是 得到 从 这 clkout 垫子.
这 cy2309 有 二 banks 的 四 输出 各自, 这个 能
是 控制 用 这 选择 输入 作 显示 在 这 “select 输入
decoding” 表格 在 页 2. 如果 所有 输出 clocks是 不 必需的,
bankb 能 是 三-陈述. 这 选择 输入 也 准许 这
输入 时钟 至 是 直接地 应用 至 这 输出 为 碎片 和
系统 测试 目的.
这 cy2305 和 cy2309 plls enter 一个 电源-向下 模式
当 那里 是 非 rising edges 在这 ref 输入. 在 这个 状态,
这 输出 是 三-陈述 和 这 pll 是 转变 止, 结果
在 较少 比 12.0
µ
一个 的 电流 绘制 为 商业的 temper-
ature 设备 和 25.0
µ
一个 为 工业的 温度 部分. 这
cy2309 pll shuts 向下 在 一个 额外的 情况 作 显示 在
这 表格 在下.
多样的 cy2305 和 cy2309 设备 能 接受 这 一样
输入 时钟 和 distribute 它. 在 这个 情况, 这 skew 在 这
输出 的 二 设备 是 guaranteed 至 是 较少 比 700 ps.
这 cy2305/cy2309 是 有 在 二/三 不同的 config-
urations, 作 显示 在 这 订货 信息 (页 10). 这
cy2305-1/cy2309-1 是 这 根基 部分. 这 cy2305-1h/
cy2309-1h 是 这 高-驱动 版本 的 这 -1, 和 它的 上升 和
下降 时间 是 更 faster 比 这 -1s.
块 图解
1
2
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6
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16
REF
CLKA1
CLKA2
V
DD
地
CLKB1
CLKB2
S2
CLKOUT
CLKA4
CLKA3
V
DD
地
CLKB4
CLKB3
S1
soic/tssop
顶 视图
管脚 配置
1
2
3
4
5
8
7
6
REF
CLK2
CLK1
地
V
DD
CLKOUT
CLK4
CLK3
SOIC
顶 视图
PLL
MUX
选择 输入
REF
S2
S1
CLKA1
CLKA2
CLKA3
CLKA4
CLKB1
CLKB2
CLKB3
CLKB4
解码
CLKOUT