3.3v 零 延迟 buffer
CY2308
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
文档 #: 38-07146 rev. *c 修订 六月 16, 2004
1CY2308
特性
• 零 输入-输出 传播 延迟, 可调整的 用
电容的 加载 在 fbk 输入
• 多样的 配置, 看 “available cy2308
configurations” 表格
• 多样的 低-skew 输出
— 输出-输出 skew 较少 比 200 ps
— 设备-设备 skew 较少 比 700 ps
— 二 banks 的 四 输出, 三-stateable 用 二
选择 输入
• 10-mhz 至 133-mhz 运行 范围
• 低 jitter, 较少 比 200 ps 循环-循环 (–1, –1h, –4, –5h)
• 空间-节省 16-管脚 150-mil soic 包装 或者 16-管脚
TSSOP
• 3.3v 运作
• 工业的 温度 有
函数的 描述
这 cy2308 是 一个 3.3v 零 延迟 缓存区 设计 至 distribute
高-速 clocks 在 pc, workstation, datacom, 电信, 和
其它 高-效能 产品.
这 部分 有 一个 在-碎片 pll 这个 locks 至 一个 输入 时钟
提交 在 这 ref 管脚. 这 pll 反馈 是 必需的 至 是
驱动 在 这 fbk 管脚, 和 能 是 得到 从 一个 的 这
输出. 这 输入-至-输出 skew 是 有保证的 至 是 较少
比 350 ps, 和 输出-至-输出放 skew 是 有保证的 至 是
较少 比 200 ps.
这 cy2308 有 二 banks 的 四 输出 各自, 这个 能
是 控制 用 这 选择 输入 作 显示 在 这 表格 “select
输入 解码.” 如果 所有 输出clocks 是 不 必需的, bank b
能 是 三-陈述. 这 选择 输入 也 准许 这 输入
时钟 至 是 直接地 应用 至 这 输出 为 碎片 和 系统
测试 目的.
这 cy2308 pll enters 一个 电源-向下 状态 当 那里 是
非 rising edges 在 这 ref 输入.在 这个 模式, 所有 输出 是
三-陈述 和 这 pll 是 转变ed 止, 结果 在 较少 比
50
µ
一个 的 电流 绘制. 这 pll shuts 向下 在 二 额外的
具体情况 作 显示 在 这 “select 输入 decoding” 表格.
多样的 cy2308 设备 能 接受 这 一样 输入 时钟 和
distribute 它 在 一个 系统. 在这个 情况, 这 skew 在 这
输出 的 二 设备 是 有保证的 至 是 较少 比 700 ps.
这 cy2308 是 有 在 five 不同的 配置, 作
显示 在 这 “available cy2308 configurations” 表格 在 页
2. 这 cy2308–1 是 这 base 部分, 在哪里 这 输出
发生率 equal 这 涉及 如果 那里 是 非 计数器 在 这
反馈 path. 这 cy2308–1h 是 这 高-驱动 版本 的
这 –1, 和 上升 和 下降 时间 在 这个 设备 是 更 faster.
这 cy2308–2 准许 这 用户 至 获得 2x 和 1x
发生率 在 各自 输出 bank. 这 精确的 配置 和
输出 发生率 取决于 在 这个 输出 驱动 这
反馈 管脚. 这 cy2308–3 准许这 用户 至 获得 4x 和
2x 发生率 在 这 输出.
这 cy2308–4 使能 这 用户 至 获得 2x clocks 在 所有
输出. 因此, 这 部分 是 极其 多功能的, 和 能 是 使用
在 一个 多样性 的 产品.
这 cy2308–5h 是 一个 高-驱动 版本 和 ref/2 在 两个都
banks.
9
16
FBK
CLKA4
CLKA3
V
DD
地
CLKB4
CLKB3
S1
块 图解
1
2
3
4
5
6
7
8
10
11
12
13
14
15
REF
CLKA1
CLKA2
V
DD
地
CLKB1
CLKB2
S2
SOIC
顶 视图
管脚 配置
REF
CLKA1
CLKA2
CLKA3
CLKA4
FBK
PLL
MUX
选择 输入
解码
S2
S1
CLKB1
CLKB2
CLKB3
CLKB4
/2
extra 分隔物 (–2, –3)
/2
extra 分隔物 (–3, –4)
extra 分隔物 (–5h)
/2
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