DM7474_集成电路资料查询网

TLF6526
5474DM5474DM7474 双 积极的-边缘-triggered D flip-flops
和 Preset Clear 和 Complementary 输出
六月 1989
5474DM5474DM7474
双 积极的-边缘-triggered D flip-flops
和 Preset Clear 和 Complementary 输出
一般 描述
这个 设备 包含 二 独立 积极的-边缘-trig-
gered D flip-flops 和 complementary outputs 这 informa-
tion 在 这 D 输入 是 accepted 用 这 flip-flops 在 这 posi-
tive going 边缘 的 这 时钟 pulse 这 triggering occurs 在 一个
电压 水平的 和 是 不 直接地 related 至 这 转变 时间
的 这 rising 边缘 的 这 clock 这 数据 在 这 D 输入 将
是 changed 当 这 时钟 是 低 或者 高 没有 影响
这 输出 作 长 作 这 数据 建制 和 支撑 时间 是 不
violated 一个 低 逻辑 水平的 在 这 preset 或者 clear 输入 将
设置 或者 重置 这 输出 regardless 的 这 逻辑 水平 的 这
其它 inputs
特性
Y
Alternate MilitaryAerospace 设备 (5474) 是 available
联系 一个 国家的 半导体 销售 officedistrib-
utor 为 specifications
连接 图解
双-在-线条 包装
TLF6526–1
顺序 号码 5474DMQB 5474FMQB DM5474J DM5474W DM7474M 或者 DM7474N
看 NS 包装 号码 J14A M14A N14A 或者 W14B
函数 表格
输入 输出
PR CLR CLK D Q Q
LH XXHL
HL XXLH
LL XXH

H

HH
u
HH L
HH
u
LL H
HH LXQ
0
Q
0
H
e
高 逻辑 水平的
X
e
也 低 或者 高 逻辑 水平的
L
e
低 逻辑 水平的
u
e
积极的-going 转变 的 这 clock

e
这个 配置 是 nonstable 那 is 它 将 不 persist 当 也 这 preset andor clear
输入 返回 至 它们的 inactive (高) level
Q
0
e
这 输出 逻辑 水平的 的 Q 在之前 这 表明 输入 情况 是 established
C
1995 国家的 半导体 公司 rrd-b30m105printed 在 U S A

标　题:
内　容:
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TLF6526 5474DM5474DM7474 双积极的-边缘-triggered D flip-flops 和 Preset Clear 和 Complementary 输出六月 1989 5474DM5474DM7474 双积极的-边缘-triggered D flip-flops 和 Preset Clear 和 Complementary 输出一般描述这个设备包含二独立积极的-边缘-trig- gered D flip-flops 和 complementary outputs 这 informa- tion 在这 D 输入是 accepted 用这 flip-flops 在这 posi- tive going 边缘的这时钟 pulse 这 triggering occurs 在一个电压水平的和是不直接地 related 至这转变时间的这 rising 边缘的这 clock 这数据在这 D 输入将是 changed 当这时钟是低或者高没有影响这输出作长作这数据建制和支撑时间是不 violated 一个低逻辑水平的在这 preset 或者 clear 输入将设置或者重置这输出 regardless 的这逻辑水平的这其它 inputs 特性 Y Alternate MilitaryAerospace 设备 (5474) 是 available 联系一个国家的半导体销售 officedistrib- utor 为 specifications 连接图解双-在-线条包装 TLF6526–1 顺序号码 5474DMQB 5474FMQB DM5474J DM5474W DM7474M 或者 DM7474N 看 NS 包装号码 J14A M14A N14A 或者 W14B 函数表格输入输出 PR CLR CLK D Q Q LH XXHL HL XXLH LL XXH  H  HH u HH L HH u LL H HH LXQ 0 Q 0 H e 高逻辑水平的 X e 也低或者高逻辑水平的 L e 低逻辑水平的 u e 积极的-going 转变的这 clock  e 这个配置是 nonstable 那 is 它将不 persist 当也这 preset andor clear 输入返回至它们的 inactive (高) level Q 0 e 这输出逻辑水平的的 Q 在之前这表明输入情况是 established C 1995 国家的半导体公司 rrd-b30m105printed 在 U S A

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