初步
4-mbit (128k x 36) 流水线 sram
与 nobl™ 体系结构
CY7C1350G
柏树 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文件 #: 38-05524 rev. *a 修订 october 14, 2004
特点
• 管脚 兼容 和 功能上 等效 至 zbt™
设备
• 内部 自我时间d 输出 缓冲区 控制rol 至 消除
这 需要 至 使用 oe
• 字节 写 能力
• 128k x 36 普通 我/o 体系结构
• 单独 3.3v 电源 供应
• 2.5v/3.3v 我/o 操作
• 快 时钟到输出 次
— 2.6 ns (用于 250-mhz 设备)
— 2.6 ns (用于 225-mhz 设备)
— 2.8 ns (用于 200-mhz 设备)
— 3.5 ns (用于 166-mhz 设备)
— 4.0 ns (用于 133-mhz 设备)
— 4.5 ns (用于 100-mhz 设备)
• 时钟 启用 (cen
) 管脚 至 挂起 操作
• 同步 自定时 写入
• 异步 输出 启用 (oe
)
• 无铅 100 tqfp 和 119 bga 软件包
• 突发 capability—linear 或 交错 突发 订单
• “zz” 睡眠 模式 选项
功能 描述
[1]
这 cy7c1350g 是 一个 3.3v, 128k x 36 同步-流水线
突发 sram 设计 具体而言 至 支持 无限 真
背靠背 阅读/写 运营 无 这 插入 的
等待 国家. 这 cy7c1350g 是配备 与 这 高级
否 总线 latency™ (nobl™) logic 必填项 至 启用 consec-
执行 阅读/写 运营 与 数据 正在 已转移 开启
每 时钟 循环. 这个 功能 戏剧性地 改进 这
吞吐量 的 这 sram, espec不带 入点 系统 那 需要
频繁 写/阅读 过渡.
全部 同步 输入 通过 通过 输入 寄存器 受控
由 这 上升 边缘 的 这 时钟. 全部 数据 产出 通过 通过
输出 寄存器 受控 由 t他 上升 边缘 的 这 时钟. 这
时钟 输入 是 合格 由 这 时钟 启用 (cen
) 信号,
哪个, 当 取消断言, susp结束 操作 和 扩展 这
上一个 时钟 循环. 最大值访问权限 延迟 从 这 时钟
上升 是 2.6 ns (250-mhz 设备)
写 运营 是 受控由 这 四 字节 写 选择
(bw
[a:d]
) 和 一个 写 启用 (我们) 输入. 全部 写入 是
进行 与 片上 同步自定时 写 电路.
三个 同步 芯片 启用 (ce
1
, ce
2
, ce
3
) 和 一个
异步 输出 启用 (oe
) 提供 用于 容易 银行
选择 和 输出 三态 控制. 入点 订单 至 避免 总线
争用, 这 输出 驾驶员s 是 同步 三态
期间 这 数据 部分 的 一个 写 顺序.
备注:
1. 用于 最佳实践 建议, 请 参考 至 这 柏树 应用程序 备注
系统 设计 准则
开启 www.柏树.com.
a0, a1, 一个
c
模式
BW
一个
BW
B
我们
CE1
CE2
CE3
oe
阅读 逻辑
DQs
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一个
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B
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记忆
阵列
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输入
注册 0
地址
注册 0
写 地址
注册 1
写 地址
注册 2
写 登记处
和 数据 一致性
控制 逻辑
突发
逻辑
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D1
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Q1
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adv/ld
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输入
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写
驱动程序
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