®
altera 公司 1
Cyclone
fpga 家族
march 2003, ver. 1.1 数据 薄板
ds-cyclone-1.1
介绍
初步的
信息
这 cyclone
TM
地方 可编程序的 门 排列 家族 是 为基础 在 一个 1.5-v,
0.13-
µ
m, 所有-layer 铜 sram 处理, 和 densities 向上 至 20,060 逻辑
elements (les) 和 向上 至 288 kbits 的 内存. 和 特性 像 阶段-
锁 循环 (plls) 为 clocking 和 一个 专心致志的 翻倍 数据 比率 (ddr)
接口 至 满足 ddr sdram 和 快 循环 内存 (fcram) 记忆
(所需的)东西, cyclone 设备 是 一个 费用-有效的 解决方案 为 数据-path
产品. cyclone 设备 支持 各种各样的 i/o standards, 包含
lvds 在 数据 比率 向上 至 311 megabits 每 第二 (mbps) 和 66-mhz,
32-位 附带的 组件 interconnect (pci), 为 接合 和 和
支承的 assp 和 asic 设备. altera 也 提供 新 低-费用 串行
配置 设备 至 配置 cyclone 设备.
特性...
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2,910 至 20,060 les, 看表格 1
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向上 至 294,912 内存 位 (36,864 字节)
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支持 配置 通过 低-费用 串行 配置 设备
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支持 为 lvttl, lvcmos, sstl-2, 和 sstl-3 i/o standards
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支持 为 66-mhz, 32-位 pci 标准
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低 速 (311 mbps) lvds i/o 支持
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向上 至 二 plls 每 设备 提供 时钟 multiplication 和 阶段
shifting
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向上 至 第八 global 时钟 线条 和 六 时钟 resources 有 每
逻辑 排列 块 (lab) 行
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支持 为 外部 记忆, 包含 ddr sdram (133 mhz),
fcram, 和 单独的 数据 比率 (sdr) sdram
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支持 为 多样的 智力的 所有物 (ip) cores, 包含
Altera
MegaCore
功能 和 altera megafunctions partners
程序 (ampp
SM
) megafunctions
便条 至表格 1:
(1) 这个 参数 包含 global 时钟 管脚.
表格 1. cyclone 设备 特性
特性 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20
LEs 2,910 4,000 5,980 12,060 20,060
m4k 内存 blocks (128
×
36bits)1317205264
总的 内存 位 59,904 78,336 92,160 239,616 294,912
plls 12222
最大 用户 i/o 管脚
(1)
104 301 185 249 301
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