QL2009
3.3v 和 5.0v pasic
2 fpga
组合 速度, 密度, 低 成本 和 灵活性
3-35
终极 verilog/vhdl 硅 解决方案
-abundant, 高速 互连 消除 手册 路由
-灵活 逻辑 细胞 提供 高 效率
和
业绩
-设计 工具 生产 快, 高效 verilog/vhdl 合成
速度, 密度, 低 成本 和 灵活性 入点 一个 设备
-16-有点 计数器 速度 超过 200 mhz
-9,000 可用 asic 盖茨, 16,000 可用 pld 盖茨, 225 i/os
-3-图层 金属 vialink
流程 用于 小 模具 尺码
-100% routable 和 pin-out 可维护
高级 逻辑 细胞 和 我/o 能力
-复杂 功能 (向上 至 16 输入) 入点 一个 单独 逻辑 细胞
-高 合成 闸门 利用率 从 逻辑 细胞 碎片
-已满 ieee 标准 jtag 边界 扫描 能力
-单独-受控 输入/反馈 寄存器 和 oes 开启 全部 我/o 针脚
其他 重要 家庭 特点
-3.3v 和 5.0v 操作 与 低 备用 电源
-我/o 引脚兼容性 之间 不同的 设备 入点 这 相同 软件包
-pci 符合 (在 5.0v), 已满 速度 33 mhz 实现
-高 设计 安全 提供 由 安全 保险丝
… 9,000
可用 asic 盖茨,
225 我/o 针脚
672
逻辑
细胞
pasic 2
3
QL2009
块 图表
rev. c
pasic 2
亮点
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