2001-04-12 页
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mdst-0011-01
www.vaishali.com
vaishali 半导体
747 camden avenue, suite c
Campbell
ca 95008
ph. 408.377.6060
传真 408.377.6063
产品
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dsl 时钟 源
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设置-顶 boxes
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电信 切换
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mpeg video 时钟 源
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HDTV
一般 描述
这 vaishali vt83201 是 一个 单独的-碎片, 整体的 vcxo 和 阶段 锁 循环 (pll) 时钟 synthesizer.
这 设备 使用 这 vcxo 和 一个 相似物 阶段-锁 循环 (pll) 至 接受 一个 10 mhz 至 20 mhz, 30pf
(拉 范围 的 200 ppm) 结晶 输入, 在 顺序 至 生产 也 一个 或者 二 输出 clocks. 一个 0 至 3v 控制
信号 是 使用 至 fine tune 这 输出 时钟 频率 在 这 ±100ppm 范围. 选择 输入 s0 和 s1 是
使用 为 频率 和 输出 选择.
特性
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3.3v 供应 运作
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packaged 在 16-管脚 soic 包装
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替代 独立的 vcxo 和 乘法器
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使用 inexpensive pullable 结晶
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在-碎片 vcxo 和 200 ppm 拉 范围 (±100 ppm)
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5v-tolerant 控制 输入
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=
零 ppm 综合 错误 在 两个都
clocks
VT83201
3.3v 低 阶段 噪音 vcxo
(电压-控制 结晶 振荡器)
和 pll 时钟 synthesizer
图示 1. 函数的 块 图解
CLK1
CLK2
VDD1 VDD2
X2
加载 cap 控制
低
阶段
噪音
PLL
输出
缓存区
输出
缓存区
osc
加载
Caps
OE
10-20 mhz
Pullable
结晶
s1:s0
VIN
X1