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TLF9782
54165DM74165 8-位 并行的-至-串行 转换器
8月 1989
54165DM74165
8-位 并行的-至-串行 转换器
一般 描述
这 ’165 是 一个 8-位 并行的 加载 或者 串行-在 寄存器 和
complementary 输出 有 从 这 last stage paral-
lel inputting occurs asynchronously 当 这 并行的 加载
(pl
) 输入 是 LOW 和 PL HIGH 串行 shifting occurs 在
这 rising 边缘 的 这 clock 新 数据 enters 通过 这 串行
数据 (d
S
) input 这 2-输入 或者 时钟 能 是 使用 至 com-
bine 二 独立 时钟 sources 或者 一个 输入 能 act 作
一个 起作用的 低 时钟 enable
连接 图解
双-在-线条-包装
TLF9782–1
顺序 号码 54165DMQB 54165FMQB 或者 DM74165N
看 NS 包装 号码 J16A N16E 或者 W16A
逻辑 标识
TLF9782–2
V
CC
e
管脚 16
地
e
管脚 8
管脚 Names 描述
CP1 CP2 时钟 脉冲波 输入 (起作用的 Rising 边缘)
D
S
串行 数据 输入
PL
异步的 并行的 加载 输入
(起作用的 低)
P0–P7 并行的 数据 输入
Q7 串行 输出 从 Last 平台
Q7 Complementary 输出
C
1995 国家的 半导体 公司 rrd-b30m115printed 在 U S A

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TLF9782 54165DM74165 8-位并行的-至-串行转换器 8月 1989 54165DM74165 8-位并行的-至-串行转换器一般描述这 ’165 是一个 8-位并行的加载或者串行-在寄存器和 complementary 输出有从这 last stage paral- lel inputting occurs asynchronously 当这并行的加载 (pl ) 输入是 LOW 和 PL HIGH 串行 shifting occurs 在这 rising 边缘的这 clock 新数据 enters 通过这串行数据 (d S ) input 这 2-输入或者时钟能是使用至 com- bine 二独立时钟 sources 或者一个输入能 act 作一个起作用的低时钟 enable 连接图解双-在-线条-包装 TLF9782–1 顺序号码 54165DMQB 54165FMQB 或者 DM74165N 看 NS 包装号码 J16A N16E 或者 W16A 逻辑标识 TLF9782–2 V CC e 管脚 16 地 e 管脚 8 管脚 Names 描述 CP1 CP2 时钟脉冲波输入 (起作用的 Rising 边缘) D S 串行数据输入 PL 异步的并行的加载输入 (起作用的低) P0–P7 并行的数据输入 Q7 串行输出从 Last 平台 Q7 Complementary 输出 C 1995 国家的半导体公司 rrd-b30m115printed 在 U S A

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