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TLF5964
CD4035BMCD4035BC 4-位 并行的-inparallel-输出 变换 寄存器
二月 1988
CD4035BMCD4035BC
4-位 并行的-inparallel-输出 变换 寄存器
一般 描述
这 CD4035B 4-位 并行的-inparallel-输出 变换 寄存器 是 一个
大而单一的 complementary MOS (cmos) 整体的 电路
构成 和 p- 和 n-频道 增强 模式
transistors 这个 变换 寄存器 是 一个 4-平台 clocked 串行 reg-
ister having provisions 为 同步的 并行的 输入 至
各自 平台 和 串行 输入 至 这 第一 平台 通过 JK
logic
寄存器 stages 2 3 和 4 是 结合 在 一个 串行 ‘‘D’’ flip-
flop 配置 当 这 寄存器 是 在 这 串行 模式
(parallelserial 控制 低)
并行的 entry 通过 这 ‘‘D’’ 线条 的 各自 寄存器 平台 是 每-
mitted 仅有的 当 这 parallelserial 控制 是 ‘‘high’’
在 这 并行的 或者 串行 mode 信息 是 transferred 在
积极的 时钟 transitions
当 这 truecomplement 控制 是 ‘‘high’’ 这 真实 con-
tents 的 这 寄存器 是 有 在 这 输出 terminals
当 这 truecomplement 控制 是 ‘‘low’’ 这 输出 是
这 complements 的 这 数据 在 这 register 这 truecom-
plement 控制 功能 asynchronously 和 遵守 至
这 时钟 signal
JK
输入 逻辑 是 提供 在 这 第一 平台 串行 输入 至
降低 逻辑 (所需的)东西 特别 在 counting 和 se-
quence-一代 applications 和 JK
输入 连接
together 这 第一 平台 变为 一个 ‘‘D’’ flip-flop 一个 asyn-
chronous 一般 重置 是 也 provided
特性
Y
宽 供应 电压 范围 30V 至 15V
Y
高 噪音 免除 045 V
DD
(typ)
Y
低 电源 TTL 风扇 输出 的 2 驱动 74L
兼容性 或者 1 驱动 74LS
Y
4-平台 clocked 运作
Y
同步的 并行的 entry 在 所有 4 stages
Y
JK 输入 在 第一 平台
Y
异步的 truecomplement 控制 在 所有 输出
Y
重置 控制
Y
静态的 flip-flop operation masterslave 配置
Y
缓冲 输出
Y
低 电源 消耗 5
m
W (typ) (陶瓷的)
Y
高 速 至 5 MHz
产品
Y
Automotive
Y
Alarm 系统
Y
数据 terminals
Y
工业的 控制
Y
仪器
Y
偏远的 metering
Y
Medical electronics
Y
计算机
逻辑 图解
TLF5964–1
PS
e
0
e
串行 模式
TC
e
1
e
真实 输出

TG
e
传递 门
TLF5964–2
输入 至 输出 is
一个) 一个 双向的 低 阻抗 当 控制 输入 1 是 低 和 控制 输入 2 是 high
b) 一个 打开 电路 当 控制 输入 1 是 高 和 控制 输入 2 是 low
C
1995 国家的 半导体 公司 rrd-b30m105printed 在 U S A

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TLF5964 CD4035BMCD4035BC 4-位并行的-inparallel-输出变换寄存器二月 1988 CD4035BMCD4035BC 4-位并行的-inparallel-输出变换寄存器一般描述这 CD4035B 4-位并行的-inparallel-输出变换寄存器是一个大而单一的 complementary MOS (cmos) 整体的电路构成和 p- 和 n-频道增强模式 transistors 这个变换寄存器是一个 4-平台 clocked 串行 reg- ister having provisions 为同步的并行的输入至各自平台和串行输入至这第一平台通过 JK logic 寄存器 stages 2 3 和 4 是结合在一个串行 ‘‘D’’ flip- flop 配置当这寄存器是在这串行模式 (parallelserial 控制低) 并行的 entry 通过这 ‘‘D’’ 线条的各自寄存器平台是每- mitted 仅有的当这 parallelserial 控制是 ‘‘high’’ 在这并行的或者串行 mode 信息是 transferred 在积极的时钟 transitions 当这 truecomplement 控制是 ‘‘high’’ 这真实 con- tents 的这寄存器是有在这输出 terminals 当这 truecomplement 控制是 ‘‘low’’ 这输出是这 complements 的这数据在这 register 这 truecom- plement 控制功能 asynchronously 和遵守至这时钟 signal JK 输入逻辑是提供在这第一平台串行输入至降低逻辑 (所需的)东西特别在 counting 和 se- quence-一代 applications 和 JK 输入连接 together 这第一平台变为一个 ‘‘D’’ flip-flop 一个 asyn- chronous 一般重置是也 provided 特性 Y 宽供应电压范围 30V 至 15V Y 高噪音免除 045 V DD (typ) Y 低电源 TTL 风扇输出的 2 驱动 74L 兼容性或者 1 驱动 74LS Y 4-平台 clocked 运作 Y 同步的并行的 entry 在所有 4 stages Y JK 输入在第一平台 Y 异步的 truecomplement 控制在所有输出 Y 重置控制 Y 静态的 flip-flop operation masterslave 配置 Y 缓冲输出 Y 低电源消耗 5 m W (typ) (陶瓷的) Y 高速至 5 MHz 产品 Y Automotive Y Alarm 系统 Y 数据 terminals Y 工业的控制 Y 仪器 Y 偏远的 metering Y Medical electronics Y 计算机逻辑图解 TLF5964–1 PS e 0 e 串行模式 TC e 1 e 真实输出  TG e 传递门 TLF5964–2 输入至输出 is 一个) 一个双向的低阻抗当控制输入 1 是低和控制输入 2 是 high b) 一个打开电路当控制输入 1 是高和控制输入 2 是 low C 1995 国家的半导体公司 rrd-b30m105printed 在 U S A

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