IS61SF6432
整体的 电路 解决方案 公司
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icsi reserves 这 正确的 至 制造 改变 至 它的 产品 在 任何 时间 没有 注意 在 顺序 至 改进 设计 和 供应 这 最好的 可能 产品. 我们 假设 非 责任 为 任何 errors
这个 将 呈现 在 这个 发行. © 版权 2000, 整体的 电路 解决方案 公司
特性
• 快 进入 时间: 9 ns, 10 ns
• 内部的 自-安排时间 写 循环
• 单独的 字节 写 控制 和 global 写
• 时钟 控制, 注册 地址, 数据 和
控制
• pentium™ 或者 直线的 burst sequence 控制
使用 模式 输入
• 三 碎片 使能 为 简单的 depth expansion
和 地址 pipelining
• 一般 数据 输入 和 数据 输出
• 电源-向下 控制 用 zz 输入
• 电子元件工业联合会 100-管脚 lqfp 和 pqfp 包装
• 单独的 +3.3v 电源 供应
• 二 时钟 使能 和 一个 时钟 使不能运转 至
eliminate 多样的 bank 总线 contention.
• 控制 管脚 模式 在之上 电源-向上:
– ft 在 pipeline 模式
– 模式 在 interleave burst 模式
– zz 在 正常的 运作 模式
这些 控制 管脚 能 是 连接 至 地
Q
或者 v
CCQ
至 改变 它们的 电源-向上 状态
• 工业的 温度 有
描述
这
ICSI
is61sf6432 是 一个 高-速, 低-电源 synchro-
nous 静态的 内存 设计 至 提供 一个 burstable, 高-perfor-
mance, secondary cache 为 这 pentium™, 680x0™, 和
powerpc™ 微处理器. 它 是 有组织的 作 65,536 words
用 32 位, fabricated 和
ICSI
's 先进的 cmos 技术.
这 设备 integrates 一个 2-位 burst 计数器, 高-速 sram
核心, 和 高-驱动 能力 输出 在 一个 单独的 大而单一的
电路. 所有 同步的 输入 通过 通过 寄存器 con-
trolled 用 一个 积极的-边缘-triggered 单独的 时钟 输入.
写 循环 是 内部 自-安排时间 和 是 initiated 用 这
rising 边缘 的 这 时钟 输入. 写 循环 能 是 从 一个 至
四 字节 宽 作 控制 用 这 写 控制 输入.
独立的 字节 使能 准许 单独的 字节 至 是 写.
BW1
控制 dq1-dq8,
BW2
控制 dq9-dq16,
BW3
控制 dq17-dq24,
BW4
控制 dq25-dq32, conditioned
用
BWE
正在 低. 一个 低 在
GW
输入 将 导致 所有 字节
至 是 写.
bursts 能 是 initiated 和 也
ADSP
(地址 状态
处理器) 或者
ADSC
(地址 状态 cache 控制) 输入
管脚. subsequent burst 地址 能 是 发生 内部
用 这 is61sf6432 和 控制 用 这
ADV
(burst 地址
进步) 输入 管脚.
异步的 信号 包含 输出 使能 (
OE
), 睡眠 模式
输入 (zz), 时钟 (clk) 和 burst 模式 输入 (模式). 一个 高
输入 在 这 zz 管脚 puts 这 sram 在 这 电源-向下 状态.
当 zz 是 牵引的 低 (或者 非 连接), 这 sram 正常情况下
运作 之后 三 循环 的 这 wake-向上 时期. 一个 低
输入, i.e., 地
Q
, 在 模式 管脚 选择 直线的 burst. 一个 v
CCQ
(或者 非 连接) 在 模式 管脚 选择 interleaved burst.
IS61SF6432
64k x 32 同步的
流动-通过 静态的 内存
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