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8月 1986
修订 将 2000
dm74s373 • dm74s374 3-状态 octal d-类型 transparent latches 和 边缘-triggered flip-flops
DM74S373
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DM74S374
3-状态 octal d-类型 transparent latches
和 边缘-triggered flip-flops
一般 描述
这些 8-位 寄存器 特性 totem-柱子 3-状态 输出
设计 specifically 为 驱动 高级地-电容的 或者 rela-
tively 低-阻抗 负载. 这 高-阻抗 状态 和
增加 高-逻辑-水平的 驱动 提供 这些 寄存器 和
这 能力 的 正在 连接 直接地 至 和 驱动 这
总线 线条 在 一个 总线-有组织的 系统 没有 需要 为 inter-
面向 或者 拉-向上 组件. 它们 是 特别 attractive
为 implementing 缓存区 寄存器, i/o 端口, 双向的
总线 驱动器, 和 working 寄存器.
这 第八 latches 的 这 dm74s373 是 transparent d-类型
latches meaning 那 当 这 使能 (g) 是 高 这 q
输出 将 follow 这 数据 (d) 输入. 当 这 使能 是
带去 低 这 输出 将 是 latched 在 这 水平的 的 这
数据 那 是 设置 向上.
这 第八 flip-flops 的 这 dm74s374 是 边缘-triggered d-
类型 flip-flops. 在 这 积极的 转变 的 这 时钟, 这 q
输出 将 是 设置 至 这 逻辑 states 那 是 设置 向上 在 这
d 输入.
施密特-触发 缓冲 输入 在 这 使能/时钟 线条
使简化 系统 设计 作 交流 和 直流 噪音 拒绝 是
改进 用 典型地 400 mv 预定的 至 这 输入 hysteresis. 一个
缓冲 输出 控制 输入 能 是 使用 至 放置 这 第八
输出 在 也 一个 正常的 逻辑 状态 (高 或者 低 逻辑
水平) 或者 一个 高-阻抗 状态. 在 这 高-阻抗
状态 这 输出 neither 加载 也不 驱动 这 总线 线条 signifi-
cantly.
这 输出 控制 做 不 影响 这 内部的 运作 的
这 latches 或者 flip-flops. 那 是, 这 old 数据 能 是
retained 或者 新 数据 能 是 entered 甚至 当 这 输出
是 止.
特性
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选择 的 8 latches 或者 8 d-类型 flip-flops 在 一个 单独的
包装
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3-状态 总线-驱动 输出
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全部 并行的-进入 为 加载
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缓冲 控制 输入
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p-n-p 输入 减少 d-c 加载 在 数据 线条
订货 代号:
设备 也 有 在 录音带 和 卷轴. 具体说明 用 appending 这 后缀 letter “x” 至 这 订货 代号.
连接 图解
DM74S373N
DM74S374N
顺序 号码 包装 号码 包装 描述
DM74S373WM M20B 20-含铅的 小 外形 整体的 电路 (soic), 电子元件工业联合会 ms-013, 0.300 宽
DM74S373N N20A 20-含铅的 塑料 双-在-线条 包装 (pdip), 电子元件工业联合会 ms-001, 0.300 宽
DM74S374WM M20B 20-含铅的 小 外形 整体的 电路 (soic), 电子元件工业联合会 ms-013, 0.300 宽
DM74S374N N20A 20-含铅的 塑料 双-在-线条 包装 (pdip), 电子元件工业联合会 ms-001, 0.300 宽
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