整体的
电路
系统, 公司
ICS93718
0434d—10/10/03
块 图解
ddr 和 sdram 缓存区
管脚 配置
48-管脚 ssop
推荐 应用:
ddr &放大; sdram 输出 缓存区, 为 通过 pro 266, kt266 和
p4x266 ddr chipsets
产品 描述/特性:
• 低 skew, 输出 缓存区
• 1 至 12 差别的 时钟 分发
•I
2
c 为 函数的 和 输出 控制
• 反馈 管脚 为 输入 至 输出 同步
• 支持 向上 至 4 ddr dimms 或者 3 sdram dimms +
2 ddr dimms
• 频率 supports 向上 至 200mhz (ddr400)
• 支持 电源 向下 模式 为 电源
mananagement
• cmos 水平的 控制 信号 输入
切换 特性:
• 输出 - 输出 skew: <100ps
• 输出 上升 和 下降 时间 为 ddr 输出: 500ps -
700ps
• 职责 循环: 47% - 53%
fb_输出
vdd3.3_2.5
地
ddrt0_sdram0
ddrc0_sdram1
ddrt1_sdram2
ddrc1_sdram3
vdd3.3_2.5
地
ddrt2_sdram4
ddrc2_sdram5
vdd3.3_2.5
buf_在
地
ddrt3_sdram6
ddrc3_sdram7
vdd3.3_2.5
地
ddrt4_sdram8
ddrc4_sdram9
ddrt5_sdram10
ddrc5_sdram11
vdd3.3_2.5
SDATA
sel_ddr*
vdd2.5
地
DDRT11
DDRC11
DDRT10
DDRC10
vdd2.5
地
DDRT9
DDRC9
vdd2.5
PD#*
地
DDRT8
DDRC8
vdd2.5
地
DDRT7
DDRC7
DDRT6
DDRC6
地
SCLK
ICS93718
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
*internal 拉-向上 电阻 的 120k 至 vdd
SCLK
S 数据
sel_ddr*
PD#
buf_在
控制
逻辑
fb_输出
ddrt0_sdram0
ddrt1_sdram2
ddrt2_sdram4
ddrt3_sdram6
ddrt4_sdram8
ddrt5_sdram10
ddrt(11:6)
ddrc0_sdram1
ddrc1_sdram3
ddrc2_sdram5
ddrc3_sdram7
ddrc4_sdram9
ddrc5_sdram11
ddrc (11:6)
符合实际
EDOM84NIP
DDV
5.2_3.3
NIP
,51,11,01,7,6,5,4
22,12,02,91,61
RDD
edoM
1=rdd_leSV5.2
eblliwstuptuoesehT
stuptuoRDD
ds/rdd
edoM
0=rdd_leSV3.3
eblliwstuptuoesehT
MARDSdradnats
stuptuo