应用 信息
(持续)
循环 增益 Equations
一个 直线的 控制 系统 模型 的 这 阶段 反馈 为 一个
PLL 在 这 锁 状态 是 显示 在
图示 2
. 这 打开 循环
增益 是 这 产品 的 这 阶段 比较器 增益 (k
φ
), 这
VCO 增益 (k
VCO
/s), 和 这 循环 过滤 增益 z(s) 分隔 用
这 增益 的 这 反馈 计数器 modulus (n). 这 被动的
循环 过滤 配置 使用 是 displayed 在
图示 3
, 当
这 complex 阻抗 的 这 过滤 是 给 在
等式 (2)
.
(1)
(2)
这 时间 constants 这个 决定 这 柱子 和 零 fre-
quencies 的 这 过滤 转移 函数 能 是 定义 作
(3)
T2
=
R2
•
C2 (4)
这 3rd 顺序 PLL 打开 循环 增益 能 是 计算 在
条款 的 频率,
ω
, 这 过滤 时间 contants T1 和 t2, 和
这 设计 constants K
φ
,k
VCO
, 和 n.
(5)
从
等式 (3)
我们 能 看 那 这 阶段 期 将 是 de-
pendent 在 这 单独的 柱子 和 零 此类 那 这 阶段
余裕 是 决定 在
等式 (5)
.
φ
(
ω
)
=
tan
−1
(
ω
•
t2) −tan
−1
(
ω
•
t1) + 180˚C (6)
一个 plot 的 这 巨大 和 阶段 的 g(s) h(s) 为 一个 稳固的
循环, 是 显示 在
图示 4
和 一个 固体的 查出. 这 参数
φ
p
显示 这 数量 的 阶段 余裕 那 exists 在 这 要点
这 增益 drops 在下 零 (这 截止 频率 wp 的 这
循环). 在 一个 critically damped 系统, 这 数量 的 阶段
余裕 将 是 大概 45 degrees.
如果 我们 是 now 至 redefine 这 截 止 频率, wp’, 作
翻倍 这 频率 这个 gave 美国 我们的 原来的 循环 带宽-
宽度, wp, 这 循环 回馈 时间 将 是 大概
halved. 因为 这 过滤 attenuation 在 这 comparison fre-
quency 也 diminishes, 这 spurs 将 有 增加 用
大概 6 db. 在 这 proposed Fastlock scheme, 这
高等级的 spur 水平 和 wider 循环 过滤 情况 将 exist
仅有的 在 这 最初的 锁-在 阶段 — just 长 足够的 至
reap 这 益处 的 locking faster. 这 目标 将 是 至
打开 向上 这 循环 带宽 但是 不 introduce 任何 额外的
complications 或者 compromises related 至 我们的 原来的 设计
criteria. 我们 将 ideally 像 至 短促地 变换 这 曲线
图示 4
在 至 一个 不同的 截止 频率, illustrated 用
dotted 线条, 没有 影响 这 相关的 打开 循环 增益 和
阶段 relationships. 至 维持 这 一样 增益/阶段 rela-
tionship 在 两次 这 原来的 截止 频率, 其它 条款 在
这 增益 和 阶段
Equations (5), (6)
将 有 至 compen-
sate 用 这 相应的 “1/w” 或者 “1/w
2
” 因素. Examination
的
Equations (3), (4), (5)
indicates 这 damping 电阻 vari-
能 R2 可以 是 选择 至 compensate 和 “w” 条款 为
这 阶段 余裕. 这个 implies 那 另一 电阻 的 equal
值 至 R2 将 需要 至 是 切换 在 并行的 和 R2 在
这 最初的 锁 时期. 我们 必须 也 确保 那 这 magni-
tude 的 这 打开 循环 增益, h(s)g(s) 是 equal 至 零 在 wp’
=
2 wp. K
VCO
,k
φ
, n, 或者 这 网 产品 的 这些 条款 能 是
changed 用 一个 因素 的 4, 至 counteract 和 w
2
期 呈现
在 这 denominator 的
Equations (3), (4)
. 这 K
φ
期 是
选择 至 完全 这 transformation 因为 它 能
readily 是 切换 在 1X 和 4X 值. 这个 是 交流-
complished 用 增加 这 承担 打气 输出 电流
从 1 毫安 在 这 标准 模式 至 4 毫安 在 fastlock.
Fastlock 电路 Implementation
一个 图解 的 这 Fastlock scheme 作 执行 在 na-
tional 半导体 lmx2335/36/37 PLL 是 显示 在
图-
ure 5
. 当 一个 新 频率 是 承载, 和 这 RF1 I
CPo
位
是 设置 高, 这 承担 打气 电路 receives 一个 输入 至 de-
liver 4 时间 这 正常的 电流 每 单位 阶段 错误 当 一个
打开 流 NMOS 在 碎片 设备 switches 在 一个 第二 R2
电阻 元素 至 地面. 这 用户 calculates 这 循环 过滤
组件 值 为 这 正常的 稳步的 状态 考虑-
ations. 这 设备 配置 确保 那 作 长 作 一个
第二 完全同样的 damping 电阻 是 连线的 在 appropriately,
这 循环 将 锁 faster 没有 任何 额外的 稳固 con-
siderations 至 账户 为. Once 锁 在 这 准确无误的 fre-
quency, 这 用户 能 返回 这 PLL 至 标准 低 噪音
运作 用 sending 一个 MICROWIRE 操作指南 和 这
RF1 I
CPo
位 设置 低. 这个 转变 做 不 影响 这
承担 在 这 循环 过滤 电容 和 是 enacted synchro-
nous 和 这 承担 打气 输出. 这个 creates 一个 nearly
seamless 改变 在 Fastlock 和 标准 模式.
ds012332-14
图示 2. PLL 直线的 模型
ds012332-13
图示 3. 被动的 循环 过滤
www.国家的.com13
: 点此下载
