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ltc1407/ltc1407a
1407f
APPLICATIOs i 为 atio
WUUU
数字的 接口
这 ltc1407/ltc1407a 有 一个 3-线 spi (串行 proto-
col 接口) 接口. 这 sck 和 conv 输入 和
sdo 输出 执行 这个 接口. 这 sck 和 conv
输入 接受 swings 从 3v 逻辑 和 是 ttl compat-
ible, 如果 这 逻辑 摆动 做 不 超过 v
DD
. 一个 详细地
描述 的 这 三 串行 端口 信号 跟随:
转换 开始 输入 (conv)
这 rising 边缘 的 conv 开始 一个 转换, 但是 subse-
quent rising edges 在 conv 是 ignored 用 这 ltc1407/
ltc1407a 直到 这 下列的 32 sck rising edges 有
occurred. 这 职责 循环 的 conv 能 是 arbitrarily 选择
至 是 使用 作 一个 框架 同步 信号 为 这 处理器 串行
端口. 一个 简单的 approach 至 发生 conv 是 至 create 一个
脉冲波 那 是 一个 sck 宽 至 驱动 这 ltc1407/ltc1407a
和 然后 缓存区 这个 信号 至 驱动 这 框架 同步 输入 的
这 处理器 串行 端口. 它 是 好的 实践 至 驱动 这
ltc1407/ltc1407a conv 输入 第一 至 避免 数字的 噪音
干扰 在 这 样本-至-支撑 转变 trig-
gered 用 conv 在 这 开始 的 转换. 它 是 也 好的
实践 至 保持 这 宽度 的 这 低 portion 的 这 conv
信号 更好 比 15ns 至 避免 introducing glitches 在
这 front 终止 的 这 模数转换器 just 在之前 这 样本-和-支撑
变得 在 支撑 模式 在 这 rising 边缘 的 conv.
降低 jitter 在 这 conv 输入
在 高 速 产品 在哪里 高 振幅 sinewaves
在之上 100khz 是 抽样, 这 conv 信号 必须 有 作
little jitter 作 可能 (10ps 或者 较少). 这 正方形的 波
输出 的 一个 一般 结晶 时钟 单元 通常地 满足
这个 必要条件 容易地. 这 challenge 是 至 发生 一个
conv 信号 从 这个 结晶 时钟 没有 jitter corrup-
tion 从 其它 数字的 电路 在 这 系统. 一个 时钟
分隔物 和 任何 门 在 这 信号 path 从 这 结晶
时钟 至 这 conv 输入 应当 不 share 这 一样
整体的 电路 和 其它 部分 的 这 系统. 作 显示
在 这 接口 电路 examples, 这 sck 和 conv 输入
应当 是 驱动 第一, 和 数字的 缓存区 使用 至 驱动 这
串行 端口 接口. 也 便条 那 这 主控 时钟 在 这
dsp 将 already 是 corrupted 和 jitter, 甚至 如果 它 comes
直接地 从 这 dsp 结晶. 另一 问题 和 高
速 处理器 clocks 是 那 它们 常常 使用 一个 低 费用,
低 速 结晶 (i.e., 10mhz) 至 发生 一个 快, 但是
jittery, 阶段-锁-循环 系统 时钟 (i.e., 40mhz). 这
jitter 在 这些 pll-发生 高 速 clocks 能 是
一些 nanoseconds. 便条 那 如果 你 choose 至 使用 这
框架 同步 信号 发生 用 这 dsp 端口, 这个 信号
将 有 这 一样 jitter 的 这 dsp’s 主控 时钟.
串行 时钟 输入 (sck)
这 rising 边缘 的 sck advances 这 转换 处理
和 也 udpates 各自 位 在 这 sdo 数据 stream. 之后
conv rises, 这 第三 rising 边缘 的 sck 发送 输出 二
sets 的 12/14 数据 位, 和 这 msb sent 第一. 一个 简单的
approach 是 至 发生 sck 至 驱动 这 ltc1407/
ltc1407a 第一 和 然后 缓存区 这个 信号 和 这 appro-
priate 号码 的 反相器 至 驱动 这 串行 时钟 输入 的
这 处理器 串行 端口. 使用 这 下落 边缘 的 这 时钟
至 获得 数据 从 这 串行 数据 输出 (sdo) 在 your
处理器 串行 端口. 这 14-位 串行 数据 将 是 re-
ceived 正确的 justified, 在 二 16-位 words 和 32 或者 更多
clocks 每 框架 同步. 它 是 好的 实践 至 驱动 这
ltc1407/ltc1407a sck 输入 第一 至 避免 数字的 噪音
干扰 在 这 内部的 位 comparison decision
用 这 内部的 高 速 比较器. 不像 这 conv
输入, 这 sck 输入 是 不 敏感的 至 jitter 因为 这
输入 信号 是 already 抽样 和 使保持 常量.
串行 数据 输出 (sdo)
在之上 电源-向上, 这 sdo 输出 是 automatically 重置 至
这 高 阻抗 状态. 这 sdo 输出 仍然是 在 高
阻抗 直到 一个 新 转换 是 started. sdo 发送
输出 二 sets 的 12/14 位 在 这 输出 数据 stream 之后
这 第三 rising 边缘 的 sck 之后 这 开始 的 转换
和 这 rising 边缘 的 conv. 这 二 12-/14-位 words 是
separated 用 二 时钟 循环 在 高 阻抗 模式.
请 便条 这 延迟 规格 从 sck 至 一个 有效的
sdo. sdo 是 总是 有保证的 至 是 有效的 用 这 next
rising 边缘 的 sck. 这 32-位 输出 数据 stream 是
兼容 和 这 16-位 或者 32-位 串行 端口 的 大多数
processors.
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