ddr sdram
4gb 注册 dimm
Rev. 0.4 april. 2004
交流 timming 参数 &放大; 规格
参数 标识
B3
(ddr333@cl=2.5)
A2
(ddr266@cl=2)
B0
(ddr266@cl=2.5)
单位 便条
最小值 最大值 最小值 最大值 最小值 最大值
行 循环 时间 tRC 60 65 65 ns
refresh 行 循环 时间 tRFC 120 120 120 ns
行 起作用的 时间 tRAS 42 70K 45 120K 45 120K ns
RAS至 cas延迟 tRCD 18 20 20 ns
行 precharge 时间 tRP 18 20 20 ns
行 起作用的 至 行 起作用的 延迟 tRRD 12 15 15 ns
写 恢复 时间 tWR 15 15 15 ns
last 数据 在 至 读 command tWTR 1 1 1 tCK
col. 地址 至 col. 地址 延迟 tCCD 1 1 1 tCK
时钟 循环 时间
cl=2.0
tCK
7.5 12 7.5 12 10 12 ns
cl=2.5 6 12 7.5 12 7.5 12 ns
时钟 高 水平的 宽度 tCH 0.45 0.55 0.45 0.55 0.45 0.55 tCK
时钟 低 水平的 宽度 tCL 0.45 0.55 0.45 0.55 0.45 0.55 tCK
dqs-输出 进入 时间 从 ck/ck tDQSCK -0.60 +0.60 -0.75 +0.75 -0.75 +0.75 ns
输出 数据 进入 时间 从 ck/ck tAC -0.70 +0.70 -0.75 +0.75 -0.75 +0.75 ns
数据 strobe 边缘 至 输出 数据 边缘 tDQSQ - 0.4 - 0.5 - 0.5 ns 12
读 preamble tRPRE 0.9 1.1 0.9 1.1 0.9 1.1 tCK
读 postamble tRPST 0.4 0.6 0.4 0.6 0.4 0.6 tCK
ck 至 有效的 dqs-在 tDQSS 0.75 1.25 0.75 1.25 0.75 1.25 tCK
dqs-在 建制 时间 tWPRES 0 0 0 ns 3
dqs-在 支撑 时间 tWPRE 0.25 0.25 0.25 tCK
dqs 下落 边缘 至 ck rising-建制 时间 tDSS 0.2 0.2 0.2 tCK
dqs 下落 边缘 从 ck rising-支撑 时间 tDSH 0.2 0.2 0.2 tCK
dqs-在 高 水平的 宽度 tDQSH 0.35 0.35 0.35 tCK
dqs-在 低 水平的 宽度 tDQSL 0.35 0.35 0.35 tCK
dqs-在 循环 时间 tDSC 0.9 1.1 0.9 1.1 0.9 1.1 tCK
地址 和 控制 输入 建制 时间(快) tIS 0.75 0.9 0.9 ns i,5.7~9
地址 和 控制 输入 支撑 时间(快) tIH 0.75 0.9 0.9 ns i,5.7~9
地址 和 控制 输入 建制 时间(慢) tIS 0.8 1.0 1.0 ns i, 6~9
地址 和 控制 输入 支撑 时间(慢) tIH 0.8 1.0 1.0 ns i, 6~9
数据-输出 高 impedence 时间 从 ck/ck
tHZ -0.70 +0.70 +0.75 +0.75 ns 1
数据-输出 低 impedence 时间 从 ck/ck tLZ -0.70 +0.70 -0.75 +0.75 -0.75 +0.75 ns 1
输入 回转 比率(为 输入 仅有的 管脚) tsl(i) 0.5 0.5 0.5 v/ns
输入 回转 比率(为 i/o 管脚) tsl(io) 0.5 0.5 0.5 v/ns
输出 回转 比率(x4,x8) tsl(o) 1.0 4.5 1.0 4.5 1.0 4.5 v/ns
输出 回转 比率 相一致 比率
(上升 至 下降)
tSLMR
0.67 1.5 0.67 1.5 0.67 1.5
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