mpc852t 硬件 规格, rev. 3.1
freescale 半导体 13
总线 信号 定时
供应 管脚. 为 更多 信息, 请 谈及 至
mpc866 用户’s 手工的
, 部分 14.4.3, “clock synthesizer
电源 (v
DDSYN
, v
SSSYN
, v
SSSYN1
).”
12 总线 信号 定时
这 最大 总线 速 那 这 mpc852t 支持 是 66 mhz.Table7显示 这 频率 范围 为 标准
部分 发生率.
Table9提供 这 总线 运作 定时 为 这 mpc852t 在 33, 40, 50 和 66 mhz.
这 定时 为 这 mpc852t 总线 显示 假设 一个 50-pf 加载 为 最大 延迟 和 一个 0-pf 加载 为 最小
延迟. clkout 假设 一个 100-pf 加载 最大 延迟
Table7. 频率 范围 为 标准 部分 发生率 (1:1 总线 模式)
部分
Freq
50MHz 66MHz
最小值 最大值 最小值 最大值
核心
Freq
40 50 40 66.67
总线 freq 40 50 40 66.67
Table8. 频率 范围 为 标准 部分 发生率 (2:1 总线 模式)
部分
Freq
50MHz 66MHz 80MHz 100MHz
最小值 最大值 最小值 最大值 最小值 最大值 最小值 最大值
核心
Freq
40 50 40 66.67 40 80 40 100
总线 freq
2:1
20 25 20 33.33 20 40 20 50
Table9. 总线 运作 timings
Num 典型的
33 mhz 40 mhz 50 mhz 66 mhz
单位
最小值 最大值 最小值 最大值 最小值 最大值 最小值 最大值
B1 总线 时期 (clkout) 看Table7 — — — — — — — — ns
B1a extclk 至 clkout 阶段 skew - 如果 clkout
是 一个 integer 多样的 的 extclk, 然后 这
rising 边缘 的 extclk 是 排整齐 和 这
rising 边缘 的 clkout. 为 一个 非-integer
多样的 的 extclk, 这个 同步 是
lost, 和 这 rising edges 的 extclk 和
clkout 有 一个 continuously varying 阶段
skew.
-2 +2 -2 +2 -2 +2 -2 +2 ns
B1b clkout 频率 jitter 顶峰-至-顶峰 — 1 — 1 — 1 — 1 ns
B1c 频率 jitter 在 extclk
1
— 0.50 — 0.50 — 0.50 — 0.50 %
: 点此下载
