MT8981D
iso-cmos
2-20
函数的 描述
在 recent 年, 那里 有 被 一个 trend 在 telephony
对着 数字的 切换, 特别 在 协会
和 软件 控制. 同时发生地, 那里 有
被 一个 trend 在 系统 architectures 对着
distributed 处理 或者 multi-处理器 系统.
在 一致 和 这些 trends, mitel 有 devised
这 st-总线 (串行 电信 总线). 这个 总线
architecture 能 是 使用 两个都 在 软件-控制
数字的 voice 和 数据 切换, 和 为
interprocessor communications. 这 使用 在
切换 和 在 interprocessor communications 是
完全地 整体的 至 准许 为 一个 简单的 一般
目的 architecture 适合的 为 这 系统 的
这 future.
这 串行 streams 的 这 st-总线 运作
continuously 在 2048 kbit/s 和 是 arranged 在 125
µ
s 宽 frames 这个 包含 32 8-位 途径.
mitel manufactures 一个 号码 的 设备 这个
接口 至 这 st-总线; 一个 关键 设备 正在 这
mt8981 碎片.
这 mt8981 能 转变 数据 从 途径 在 st-
总线 输入 至 途径 在 st-总线 输出, 和
同时发生地 准许 它的 controlling 微处理器
至 读 途径 在 st-总线 输入 或者 写 至
途径 在 st-总线 输出 (message 模式). 至
这 微处理器, 这 mt8981 looks 像 一个 记忆
附带的. 这 微处理器 能 写 至 这
mt8981 至 establish 切换 连接 在
输入 st-总线 途径 和 输出 st-总线
途径, 或者 至 transmit messages 在 输出 st-总线
途径. 用 读 从 这 mt8981, 这
微处理器 能 receive messages 从 st-总线
输入 途径 或者 审查 这个 切换 连接
有 already 被 established.
用 integrating 两个都 切换 和 interprocessor
communications, 这 mt8981 准许 系统 至 使用
distributed 处理 和 至 转变 voice 或者 数据 在
一个 st-总线 architecture.
硬件 描述
串行 数据 在 2048 kbit/s 是 received 在 这 四 st-
总线 输入 (sti0 至 sti3), 和 串行 数据 是
transmitted 在 这 四 st-总线 输出 (sto0 至
sto3). 各自 串行 输入 accepts 32 途径 的
数字的 数据, 各自 频道 containing 一个 8-位 文字
这个 将 代表 一个 pcm-encoded 相似物/voice
样本 作 提供 用 一个 codec (e.g., mitel’s
mt8964).
这个 串行 输入 文字 是 转变 在 并行的 数据
和 贮存 在 这 128 x 8 数据 记忆. locations 在
这 数据 记忆 是 有关联的 和 particular
途径 在 particular st-总线 输入 streams. 这些
locations 能 是 读 用 这 微处理器 这个
控制 这 碎片.
locations 在 这 连接 记忆, 这个 是 分割
在 高 和 低 部分, 是 有关联的 和
particular st-总线 输出 streams. 当 一个 频道
是 预定的 至 是 transmitted 在 一个 st-总线 输出, 这
数据 为 这 频道 能 也 是 切换 从 一个
st-总线 输入 或者 它 能 originate 从 这
微处理器. 如果 这 数据 是 切换 从 一个
输入, 然后 这 内容 的 这 连接 记忆
低 location 有关联的 和 这 输出 频道 是
使用 至 地址 这 数据 记忆. 这个 数据
记忆 地址 corresponds 至 这 频道 在 这
输入 st-总线 stream 在 这个 这 数据 为 切换
arrived. 如果 这 数据 为 这 输出 频道 originates
从 这 微处理器 (message 模式), 然后 这
内容 的 这 连接 记忆 低 location
有关联的 和 这 输出 频道 是 输出
直接地, 和 这个 数据 是 输出 repetitively 在 这
频道 once 每 框架 直到 这 微处理器
intervenes.
这 连接 记忆 数据 是 received, 通过 这
控制 接口, 在 d7 至 d0. 这 控制 接口
也 receives 地址 信息 在 a5 至 a0 和
handles 这 微处理器 控制 信号 cs,
DT一个, r/w 和 ds. 那里 是 二 部分 至 任何
地址 在 这 数据 记忆 或者 连接 记忆.
这 高等级的 顺序 位 来到 从 这
图示 3 - 地址 记忆 编排
A5 A4 A3 A2 A1 A0 十六进制 地址 LOCATION
0
1
1
•
•
•
1
X
0
0
•
•
•
1
X
0
0
•
•
•
1
X
0
0
•
•
•
1
X
0
0
•
•
•
1
X
0
1
•
•
•
1
00 - 1f
20
21
•
•
•
3F
控制 寄存器 *
频道 0
†
频道 1
†
•
•
•
频道 31
†
* writing 至 这 控制 寄存器 是 这 仅有的 快 transaction.
† 记忆 和 stream 是 specified 用 这 内容 的 这 控制 寄存器.
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