8088
231456–9
图示 9 中断 Acknowledge Sequence
外部 同步 通过 测试
作 一个 alternative 至 interrupts 这 8088 提供 一个
单独的 软件-testable 输入 管脚 (测试
) 这个 输入
是 使用 用 executing 一个 WAIT instruction 这 sin-
gle WAIT 操作指南 是 repeatedly executed 直到 这
测试
输入 变得 起作用的 (低) 这 执行 的
WAIT 做 不 consume 总线 循环 once 这 queue
是 full
如果 一个 local 总线 要求 occurs 在 WAIT execution
这 8088 3-states 所有 输出 drivers 如果 中断 是
enabled 这 8088 将 认识 中断 和 pro-
cess them 这 WAIT 操作指南 是 然后 refetched
和 reexecuted
基本 系统 定时
在 最小 mode 这 MNMX 管脚 是 strapped 至
V
CC
和 这 处理器 emits 总线 控制 信号
兼容 和 这 8085 总线 structure 在 最大
mode 这 MNMX
管脚 是 strapped 至 地 和 这
处理器 emits coded 状态 信息 这个 这
8288 总线 控制 使用 至 发生 MULTIBUS
兼容 总线 控制 signals
系统 TimingMinimum 系统
(看 图示 8)
这 读 循环 begins 在 T1 和 这 assertion 的 这
地址 获得 使能 (ale) signal 这 trailing (低
going) 边缘 的 这个 信号 是 使用 至 获得 这 ad-
dress information 这个 是 有效的 在 这 address
数据 总线 (ad0–ad7) 在 这个 time 在 这
82828283 latch 地址 线条 A8 通过 A15 做
不 需要 至 是 latched 因为 它们 仍然是 有效的
全部地 这 总线 cycle 从 T1 至 T4 这 IOM
信号 indicates 一个 记忆 或者 IO operation 在 T2
这 地址 是 移除 从 这 addressdata 总线
和 这 总线 变得 至 一个 高 阻抗 state 这
读 控制 信号 是 也 asserted 在 T2 这 读
(rd) 信号 导致 这 addressed 设备 至 使能
它的 数据 总线 驱动器 至 这 local bus 一些 时间 later
有效的 数据 将 是 有 在 这 总线 和 这 ad-
dressed 设备 将 驱动 这 准备好 线条 HIGH
当 这 处理器 returns 这 读 信号 至 一个
高 level 这 addressed 设备 将 又一次 3-状态
它的 总线 drivers 如果 一个 transceiver 是 必需的 至 缓存区
这 8088 local bus 信号 DTR
和 DEN 是 pro-
vided 用 这 8088
一个 写 循环 也 begins 和 这 assertion 的 ALE
和 这 emission 的 这 address 这 IOM
信号 是
又一次 asserted 至 表明 一个 记忆 或者 IO 写
operation 在 T2 立即 下列的 这 地址
emission 这 处理器 emits 这 数据 至 是 写
在 这 addressed location 这个 数据 仍然是 有效的
直到 在 least 这 middle 的 T4 在 T2 T3 和
Tw 这 处理器 asserts 这 写 控制 signal
这 写 (wr
) 信号 变为 起作用的 在 这 begin-
ning 的 T2 作 opposed 至 这 read 这个 是 delayed
somewhat 在 T2 至 提供 时间 为 这 总线 至
float
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