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8088
表格 1 管脚 描述
(持续)
标识 管脚 No 类型 名字 和 函数
NMI 17 I
非-maskable INTERRUPT
是 一个 边缘 triggered 输入 这个 导致 一个
类型 2 interrupt 一个 子例程 是 vectored 至 通过 一个 中断 vector lookup
表格 located 在 系统 memory NMI 是 不 maskable 内部 用
software 一个 转变 从 一个 低 至 高 initiates 这 中断 在 这 终止
的 这 电流 instruction 这个 输入 是 内部 synchronized
重置 21 I
RESET
导致 这 处理器 至 立即 terminate 它的 呈现 activity
这 信号 必须 是 起作用的 高 为 在 least 四 时钟 cycles 它 restarts
execution 作 描述 在 这 操作指南 设置 description 当 重置
returns LOW 重置 是 内部 synchronized
CLK 19 I
CLOCK
提供 这 基本 定时 为 这 处理器 和 总线 controller 它 是
asymmetric 和 一个 33% 职责 循环 至 提供 优化 内部的 timing
V
CC
40
V
CC

是 这
一个
5V
g
10% 电源 供应 pin
地 1 20
GND
是 这 地面 pins
MNMX 33 I
MINIMUMMAXIMUM
indicates what 模式 这 处理器 是 至 运作 in
这 二 模式 是 discussed 在 这 下列的 sections
这 下列的 管脚 函数 描述 是 为 这 8088 最小 模式 (ie MNMX
e
V
CC
) 仅有的 这 管脚
功能 这个 是 唯一的 至 最小 模式 是 described 所有 其它 管脚 功能 是 作 描述 above
标识 管脚 No 类型 名字 和 函数
IOM 28 O
状态 LINE
是 一个 inverted 最大 模式 S2 它 是 使用 至 distinguish 一个
记忆 进入 从 一个 IO access IOM
变为 有效的 在 这 T4 preceding 一个
总线 循环 和 仍然是 有效的 直到 这 最终 T4 的 这 循环 (io
e
HIGH M
e
低) IOM floats 至 3-状态 止 在 local 总线 ‘‘hold acknowledge’’
WR 29 O
WRITE
strobe indicates 那 这 处理器 是 performing 一个 写 记忆 或者 写
IO cycle 取决于 在 这 状态 的 这 IOM
signal WR 是 起作用的 为 T2 T3 和
Tw 的 任何 写 cycle 它 是 起作用的 LOW 和 floats 至 3-状态 止 在 local 总线
‘‘hold acknowledge’’
INTA 24 O
INTA
是 使用 作 一个 读 strobe 为 中断 acknowledge cycles 它 是 起作用的 低
在 T2 T3 和 Tw 的 各自 中断 acknowledge cycle
ALE 25 O
地址 获得 ENABLE
是 提供 用 这 处理器 至 获得 这 地址
在 一个 地址 latch 它 是 一个 高 脉冲波 起作用的 在 时钟 低 的 T1 的 任何 总线
cycle 便条 那 ALE 是 从不 floated
DTR 27 O
数据 TRANSMITRECEIVE
是 需要 在 一个 最小 系统 那 desires 至 使用
一个 数据 总线 transceiver 它 是 使用 至 控制 这 方向 的 数据 流动 通过 这
transceiver Logically DTR
是 相等的 至 S1 在 这 最大 mode 和 它的
定时 是 这 一样 作 为 IOM
(t
e
HIGH R
e
低) 这个 信号 floats 至
3-状态 止 在 local ‘‘hold acknowledge’’
DEN 26 O
数据 ENABLE
是 提供 作 一个 输出 使能 为 这 数据 总线 transceiver 在 一个
最小 系统 这个 使用 这 transceiver DEN
是 起作用的 低 在 各自
记忆 和 IO access 和 为 INTA cycles 为 一个 读 或者 INTA cycle 它 是
起作用的 从 这 middle 的 T2 直到 这 middle 的 T4 当 为 一个 写 cycle 它 是
起作用的 从 这 beginning 的 T2 直到 这 middle 的 T4 DEN
floats 至 3-状态 止
在 local 总线 ‘‘hold acknowledge’’
3

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8088 表格 1 管脚描述 (持续) 标识管脚 No 类型名字和函数 NMI 17 I 非-maskable INTERRUPT 是一个边缘 triggered 输入这个导致一个类型 2 interrupt 一个子例程是 vectored 至通过一个中断 vector lookup 表格 located 在系统 memory NMI 是不 maskable 内部用 software 一个转变从一个低至高 initiates 这中断在这终止的这电流 instruction 这个输入是内部 synchronized 重置 21 I RESET 导致这处理器至立即 terminate 它的呈现 activity 这信号必须是起作用的高为在 least 四时钟 cycles 它 restarts execution 作描述在这操作指南设置 description 当重置 returns LOW 重置是内部 synchronized CLK 19 I CLOCK 提供这基本定时为这处理器和总线 controller 它是 asymmetric 和一个 33% 职责循环至提供优化内部的 timing V CC 40 V CC  是这一个 5V g 10% 电源供应 pin 地 1 20 GND 是这地面 pins MNMX 33 I MINIMUMMAXIMUM indicates what 模式这处理器是至运作 in 这二模式是 discussed 在这下列的 sections 这下列的管脚函数描述是为这 8088 最小模式 (ie MNMX e V CC ) 仅有的这管脚功能这个是唯一的至最小模式是 described 所有其它管脚功能是作描述 above 标识管脚 No 类型名字和函数 IOM 28 O 状态 LINE 是一个 inverted 最大模式 S2 它是使用至 distinguish 一个记忆进入从一个 IO access IOM 变为有效的在这 T4 preceding 一个总线循环和仍然是有效的直到这最终 T4 的这循环 (io e HIGH M e 低) IOM floats 至 3-状态止在 local 总线 ‘‘hold acknowledge’’ WR 29 O WRITE strobe indicates 那这处理器是 performing 一个写记忆或者写 IO cycle 取决于在这状态的这 IOM signal WR 是起作用的为 T2 T3 和 Tw 的任何写 cycle 它是起作用的 LOW 和 floats 至 3-状态止在 local 总线 ‘‘hold acknowledge’’ INTA 24 O INTA 是使用作一个读 strobe 为中断 acknowledge cycles 它是起作用的低在 T2 T3 和 Tw 的各自中断 acknowledge cycle ALE 25 O 地址获得 ENABLE 是提供用这处理器至获得这地址在一个地址 latch 它是一个高脉冲波起作用的在时钟低的 T1 的任何总线 cycle 便条那 ALE 是从不 floated DTR 27 O 数据 TRANSMITRECEIVE 是需要在一个最小系统那 desires 至使用一个数据总线 transceiver 它是使用至控制这方向的数据流动通过这 transceiver Logically DTR 是相等的至 S1 在这最大 mode 和它的定时是这一样作为 IOM (t e HIGH R e 低) 这个信号 floats 至 3-状态止在 local ‘‘hold acknowledge’’ DEN 26 O 数据 ENABLE 是提供作一个输出使能为这数据总线 transceiver 在一个最小系统这个使用这 transceiver DEN 是起作用的低在各自记忆和 IO access 和为 INTA cycles 为一个读或者 INTA cycle 它是起作用的从这 middle 的 T2 直到这 middle 的 T4 当为一个写 cycle 它是起作用的从这 beginning 的 T2 直到这 middle 的 T4 DEN floats 至 3-状态止在 local 总线 ‘‘hold acknowledge’’ 3

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