2000 Jul 26 11
飞利浦 半导体 初步的 规格
单独的-碎片 8-位 微控制器 和 能 控制 P8xC591
注释
1. 至 避免 “latch-up” 效应 作 电源-在, 这 电压 在 任何 管脚 在 任何 时间 必须 不 是 高等级的 或者 更小的 比 V
DD
+
0.5 V
或者 v
SS
−
0.5 v.
2. 不 执行 为 p1.6 和 p1.7.
p1.0 至 p1.4
p1.5 至 p1.7
40 至 44
1to3
2to6
7to9
Port 1:
8-位 i/o 端口 和 一个 用户 configurable 输出 类型. 这 运作 的
端口 1 管脚 作 输入 或者 输出 取决于 在之上 这 端口 configuration 选择.
各自 端口 管脚 是 configured independently.
端口 1 也 提供 各种各样的 特定的 功能 作 描述 在下:
p1.0 40 2
rxdc:
能 接受者 输入 线条.
p1.1 41 3
txdc:
能 transmit 输出 线条.
在 重置, 端口 p1.0 和 p1.1 将 是 asynchronously 驱动 resistive
高, p1.2 至 p1.7 是 高-阻抗 (tri-state).
p1.2 至 p1.4 42 至 44 4 至 6
ct0i/int2 / ct1i/int3 / ct2i/int4:
t2 俘获 计时器 输入 或者 外部
中断 输入.
p1.5 至 p1.7 1 至 3 7 至 9
adc0 至 adc2:
alternate 函数: 输入 途径 至 模数转换器.
adc3 至 adc5:
输入 途径 至 模数转换器:
p1.5 1 7
ct3i/int5:
t2 俘获 计时器 输入 或者 外部 中断 输入.
p1.6 2 8
scl:
串行 端口 时钟 线条 I
2
c. 推-拉 或者 pseudo bidrectional 模式 是 不
执行 在 i
2
c.
p1.7 3 9
sda:
串行 数据 时钟 线条 I
2
c.推-拉 或者 pseudo bidrectional 模式 是 不
执行 在 i
2
c.
端口 1 有 四 模式 选择 在 一个 每 位 基准 用 writing 至 这 p1m1 和
p1m2 寄存器 作 跟随:
p1m1.x
0
0
1
1
p1m2.x
0
1
0
1
模式 描述
pseudo-双向的 (标准 c51 configuration default
(2)
)
推-拉
(2)
高 阻抗 打开 流
端口 1 是 也 使用 至 输入 这 更小的 顺序 地址 字节 在 非易失存储器
程序编制 和 verification. a0 是 在 p1.0, 等
PWM0 6 12
脉冲波 宽度 调制:
输出 0.
PWM1 28 34
脉冲波 宽度 调制:
输出 1.
标识
管脚
描述
QFP44 PLCC44
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