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PCM1702
在 这 串行 输入 位 stream. 表格 ii describes 这 精确的
relationship 的 输入 数据 至 电压 输出 编码. 任何
号码 的 位 能 precede 这 20 位 至 是 承载, 自从
仅有的 这 last 20 将 是 transferred 至 这 并行的 dac
寄存器 之后 获得 使能 (pin6 <pcm1702p>, pin7
<pcm1702u>, le) 有 gone 低.
所有 dac 串行 输入 数据 (pin1, 数据) 位 transfers 是
triggered 在 积极的 时钟 (pin2, 时钟), edges. 这
串行-至-并行的 数据 转移 至 这 dac occurs 在 这
下落 边缘 的 获得 使能. 这 改变 在 这 输出 的 这
dac occurs 在 一个 rising 边缘 的 这 4th 时钟 的 这 时钟
之后 这 下落 边缘 的 获得 使能. 谈及 至 图示 2 为
graphical relationships 的 这些 信号.
最大 时钟 比率
一个 典型 时钟 比率 的 16.9mhz 为 这 pcm1702 是 获得
用 乘以 这 标准 音频的 样本 比率 的 44.1khz 用
十六 时间 (16
X
在-抽样) 这 标准 音频的 文字
位 长度 的 24 位 (44.1khz x 16 x 24 = 16.9mhz). 便条
那 这个 时钟 比率 accommodates 一个 24-位 文字 长度, 甚至
though 仅有的 20 位 是 的确 正在 使用. 这 建制 和
支撑 定时 relationships 是 显示 在 图示 3.
“stopped clock” 运作
这 pcm1702 是 正常情况下 运作 和 一个 持续的 时钟
输入 信号. 如果 这 时钟 是 至 是 stopped 在 输入 数据
words, 这 last 20 位 shifted 在 是 不 的确 shifted 从
这 串行 寄存器 至 这 latched 并行的 dac 寄存器 直到
获得 使能 变得 低. 获得 使能 必须 仍然是 低 直到
之后 这 第一 时钟 循环 的 这 next 数据 文字 至 insure
恰当的 dac 运作. 在 任何 情况, 这 建制 和 支撑 时间
为 数据 和 le 必须 是 observed 作 显示 在 图示 3.
安装
电源 供应
谈及 至 连接 图解 为 恰当的 连接
的 这 pcm1702. 这 pcm1702 仅有的 需要 一个
±
5v sup-
ply. 两个都 积极的 供应 应当 是 系 一起 在 一个 单独的
要点. similarly, 两个都 负的 供应 应当 是 连接
一起. 非 real 有利因素 是 gained 用 使用 独立的
相似物 和 数字的 供应. 它 是 更多 重要的 那 两个都
这些 供应 是 作 “clean” 作 可能 至 减少 连接
的 供应 噪音 至 这 输出. 电源 供应 解耦
电容 应当 是 使用 在 各自 供应 管脚 至 maximize
电源 供应 拒绝, 作 显示 在 连接 dia-
gram regardless 的 如何 好的 这 供应 是. 两个都
commons 应当 是 连接 至 一个 相似物 地面 平面 作
关闭 至 这 pcm1702 作 可能.
过滤 电容 (所需的)东西
作 显示 在 连接 图解, 各种各样的 大小
解耦 电容 能 是 使用, 和 非 特定的 容忍
正在 必需的. 这 大小 的 这 补偿 解耦 电容 是
不 核心的 也, 和 大 值 (向上 至 100
µ
f) 给
slightly 更好的 snr readings. 所有 电容 应当 是 作 关闭
至 这 适合的 管脚 的 这 pcm1702 作 可能 至 减少
噪音 pickup 从 surrounding 电路系统.
> 15ns > 15ns
> 40ns
lsbdata 输入 MSB
> 20ns > 20ns
> 15ns
> 一个 时钟 循环 > 一个 时钟 循环
Latch
使能
Clock
输入
> 15ns
数字的 输入 相似物 输出 电流 输出
1,048,576lsbs 全部 规模 范围 2.40000000ma
1LSB NA 2.28882054na
7FFFF
十六进制
+full 规模 –1.19999771ma
00000
十六进制
双极 零 –1lsb 0.00000000ma
80000
十六进制
–full 规模 +1.20000000ma
表格 ii. 数字的 输入/输出 relationships.
图示 3. 建制 和 支撑 定时 图解.
图示 2. 定时 图解.
1234 13141516171819201
MSB LSB
数据
时钟
Latch
使能
nn-1
I
输出
12
数据 "n"
注释 : (1) 如果 时钟 是 stopped 在 输入 的 20-位 数据 words, "latch" 使能 (le) 必须 仍然是 低 直到 之后 这 第一 时钟 循环 的 这 next 20-bit 数据
文字 stream. (2) 数据 format 是 二进制的 二's complement (btc). 单独的 数据 位 是 clocked 在 在 这 相应的 积极的 时钟 edge. (3) 获得 使能
(le) 必须 仍然是 低 在 least 一个 时钟 循环 之后 going 负的. (4) 获得 使能 (le) 必须 是 高 为 在 least 一个 时钟 循环 在之前 going negative. (5)
I
输出
改变 在 积极的 going 边缘 的 这 4th 时钟 之后 负的 going 边缘 的 获得 使能 (le).
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