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idt82v3001a wan pll 和 单独的 reference 输入 工业的 温度范围
2 管脚 描述
表格 - 1 管脚 描述
名字 类型
管脚
号码
描述
V
SS
电源
12, 18, 27,
38, 47
地面.
0 v. 所有 v
SS
管脚 应当 是 连接 至 这 地面.
V
DD
电源
13, 19, 26,
37, 48
积极的 供应 电压.
所有 v
DD
管脚 应当 是 连接 至 +3.3 v 名义上的.
OSCo (cmos) o 49
振荡器 主控 时钟.
这个 管脚 是 left unconnected.
OSCi (cmos) i 50
振荡器 主控 时钟.
这个 管脚 是 连接 至 一个 时钟 源.
Fref I 5
涉及 输入.
这个 是 这 输入 涉及 源 (下落 边缘) 使用 为 同步. 一个 的 三 可能 发生率 (8 khz, 1.544
mhz, 或者 2.048 mhz) 将 是 使用. 这 fref 管脚 是 内部 牵引的 向上 至 v
DD
.
f_sel1 I 10
输入 频率 选择 1.
这个 输入, 在 conjunction 和 f_sel0, 确定 这个 的 三 可能 发生率 (8 khz, 1.544 mhz, 或者 2.048 mhz )
将 是 输入 至 这 涉及 输入.
f_sel0 I 9
输入 频率 选择 0.
看 在之上.
模式_sel1 I 2
模式/控制 选择 1.
这个 输入, 在 conjunction 和 模式_sel0, 确定 这运作 模式 的 这 idt82v3001a (正常的, holdover 或者
freerun) . 这 逻辑 水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o. 这个 管脚 是 内部 牵引的 向下 至 v
SS
. 看
Table-2.
模式_sel0 I 1
模式/控制 选择 0.
看 在之上. 这 逻辑 水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o. 这个 管脚 是 内部 牵引的 向下 至 v
SS
.
RST
I4
重置 输入.
一个 逻辑 低 在 这个 管脚 resets 这 idt82v3001a. 至 确保 恰当的 运作, 这 设备 必须 是 重置 之后 这 频率
的 这 输入 涉及 是 changed 和 电源-向上. 这
RST
管脚 应当 是 使保持 低 为 一个 最小 的 300 ns. 当 这
RST
管脚 是 低, 所有 framing 和 时钟 输出 是 在 逻辑 高.
TCLR
I3
系 电路 重置.
逻辑 低 在 这个 输入 resets 这 系 (时间 间隔 错误) 控制 块, 结果 在 一个 realignment 的 输出 阶段 和
输入 阶段. 这
TCLR
管脚 应当 是 使保持 低 为 一个 最小 的 300 ns. 这个 管脚 是 内部 牵引的 向上 至 v
DD
.
系_en I 56
系 使能.
一个 逻辑 高 在 这个 管脚 使能 这 系 控制 块 当 一个 逻辑 低 在 这个 管脚 使不能运转 这 系 控制 块. 这 逻辑
水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o. 这个 管脚 是 内部 牵引的 向下 至 v
ss
.
FLOCK I 45
快 锁 模式.
设置 高 至 准许 这 dpll 至 quickly 锁 至 这 输入 涉及 (较少 比 500 ms locking 时间).
锁 (cmos) o 44
锁 指示信号.
这个 输出 变得 高 当 这 dpll 是 频率 锁 至 这 输入 涉及.
HOLDOVER (cmos) o 52
holdover 指示信号.
这个 输出 变得 至 一个 逻辑 高 whenever 这 dpll 变得 在 holdover 模式.
正常的 (cmos) o 46
正常的 指示信号.
这个 输出 变得 至 一个 逻辑 高 whenever 这 dpll 变得 在 正常的 模式.
FREERUN (cmos) o 51
freerun 指示信号.
这个 输出 变得 至 一个 逻辑 高 whenever 这 dpll 变得 在 freerun 模式.
C32o
(cmos) o 25
时钟 32.768 mhz.
这个 输出 是 一个 32.768 mhz 时钟 使用 为 st-总线 运作.
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