飞利浦 半导体
SC16C550B
5 v, 3.3 v 和 2.5 v uart 和 16-字节 fifos
产品 数据 rev. 02 — 14 12月 2004 23 的 47
9397 750 14446
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7.4 中断 状态 寄存器 (isr)
这 sc16c550b 提供 四 水平 的 prioritized 中断 至 降低 外部
软件 interaction. 这 中断 状态 寄存器 (isr) 提供 这 用户 和 四
中断 状态 位. Performing 一个 读 循环 在 这 ISR 将 提供 这 用户 和 这
最高的 pending 中断 水平的 至 是 serviced. 非 其它 中断 是 acknowledged
直到 这 pending 中断 是 serviced. whenever 这 中断 状态 寄存器 是 读,
这 中断 状态 是 cleared. 不管怎样, 它 应当 是 指出 那 仅有的 这 电流
pending 中断 是 cleared 用 这 读. 一个 更小的 水平的 中断 将 是 seen 之后
re-读 这 中断 状态 位. 表格 13 “Interrupt source” 显示 这 数据 值
(位 0-3) 为 这 四 prioritized 中断 水平 和 这 中断 来源 有关联的
和 各自 的 这些 中断 水平.
表格 13: 中断 源
Priority
水平的
ISR[3] ISR[2] ISR[1] ISR[0] 源 的 这 中断
1 0 1 1 0 lsr (接受者 线条 状态 寄存器)
2 0 1 0 0 rxrdy (received 数据 准备好)
2 1 1 0 0 rxrdy (receive 数据 时间-输出)
3 0 0 1 0 TXRDY (传输者 支持 寄存器 empty)
4 0 0 0 0 msr (modem 状态 寄存器)
表格 14: 中断 状态 寄存器 位 描述
位 标识 描述
7:6 isr[7:6] fifos 使能. 这些 位 是 设置 至 一个 逻辑 0 当 这 先进先出 是
不 正在 使用. 它们 是 设置 至 一个 逻辑 1 当 这 fifos 是
使能.
逻辑 0 或者 cleared = default 情况.
5:4 isr[5:4] 不 使用.
3:1 isr[3:1] int priority 位 2-0. 这些 位 表明 这 源 为 一个 pending
中断 在 中断 priority 水平 1, 2, 和 3 (看 Ta bl e 1 3 ).
逻辑 0 或者 cleared = default 情况.
0 ISR[0] int 状态.
逻辑 0 = 一个 中断 是 pending 和 这 isr 内容 将 是
使用 作 一个 pointer 至 这 适合的 中断 维护 routine.
逻辑 1 = 非 中断 pending (正常的 default 情况).
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