853210AY
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rev. 一个 十一月 12, 2003
7
整体的
电路
系统, 公司
ICS853210
L
OW
S
KEW
, d
UAL
, 1-
至
-5
D
IFFERENTIAL
-
至
-2.5v/3.3v
lvpecl/ecl f
ANOUT
B
UFFER
图示 1a
显示 一个 例子 的 这 差别的 输入 那 能
是 连线的 至 接受 单独的 结束 水平. 这 涉及 电压
水平的 v
BB
发生 从 这 设备 是 连接 至 这
一个
PPLICATION
I
NFORMATION
W
IRING
这
D
IFFERENTIAL
I
NPUT
至
一个
CCEPT
S
INGLE
E
NDED
lvpecl l
EVELS
F
IGURE
1a. s
INGLE
E
NDED
lvpecl s
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
负的 输入. 这 c1 电容 应当 是 located 作 关闭
作 可能 至 这 输入 管脚.
vcc(或者 vdd)
clk_在
PCLK
nPCLK
VBB
图示 1b
显示 如何 这 差别的 输入 能 是 连线的 至 接受
单独的 结束 水平. 这 涉及 电压 v_ref
~ v
CC
/2 是
发生 用 这 偏差 电阻器 r1, r2 和 c1. 这个 偏差 电路
应当 是 located 作 关闭 作 可能 至 这 输入 管脚. 这 比率
F
IGURE
1b. s
INGLE
E
NDED
S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
W
IRING
这
D
IFFERENTIAL
I
NPUT
至
一个
CCEPT
S
INGLE
E
NDED
L
EVELS
的 r1 和 r2 might 需要 至 是 调整 至 位置 这 v_ref 在
这 中心 的 这 输入 电压 摆动. 为 例子, 如果 这 输入
时钟 摆动 是 仅有的 2.5v 和 v
CC
= 3.3v, v_ref 应当 是 1.25v
和 r2/r1 = 0.609.
VCC
R2
1K
v_ref
C1
0.1u
R1
1K
单独的 结束 时钟 输入
PCLK
nPCLK
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