AD7303
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rev. 0
电源-在 重置
这 ad7303 有 一个 电源-在 重置 电路 设计 至 准许 输出
稳固 在 电源-向上. 这个 电路 holds 这 dacs 在 一个 重置
状态 直到 一个 写 takes 放置 至 这 dac. 在 这 重置 状态 所有 zeros
是 latched 在 这 输入 寄存器 的 各自 dac, 和 这 dac reg-
isters 是 在 transparent 模式. 因此 这 输出 的 两个都 dacs 是
使保持 在 地面 潜在的 直到 一个 写 takes 放置 至 这 dac.
电源-向下 特性
二 位 在 这 控制 部分 的 这 16-位 输入 文字 是 使用 至
放 这 ad7303 在 低 电源 模式. dac 一个 和 dac b 能 是
powered 向下 separately. 当 两个都 dacs 是 powered 向下,
这 电流 消耗量 的 这 设备 是 减少 至 较少 比 1
µ
一个,
制造 这 设备 合适的 为 使用 在 可携带的 电池 powered
设备. 这 涉及 偏差 伺服 循环, 这 输出 放大器
和 有关联的 直线的 电路系统 是 所有 shut 向下 当 这 电源-
向下 是 使活动. 这 输出 sees 一个 加载 的 大概 23 k
Ω
至 地 当 在 电源-向下 模式 作 显示 在 图示 25. 这
内容 的 这 数据 寄存器 是 unaffected 当 在 电源-向下
模式. 这 时间 至 exit 电源-向下 是 决定 用 这 nature 的
这 电源-向下, 如果 这 设备 是 全部地 powered 向下 这 偏差 gen-
erator 是 也 powered 向下 和 这 设备 takes 典型地 13
µ
s 至
exit 电源-向下 模式. 如果 这 设备 是 仅有的 partially powered
向下, i.e., 仅有的 一个 频道 powered 向下, 在 这个 情况 这 偏差
发生器 是 起作用的 和 这 时间 必需的 为 这 电源-向下 chan-
nel 至 exit 这个 模式 是 典型地 1.6
µ
s. 看 计算数量 11 和 12.
V
O
一个/b
V
DD
11.7k
Ω
11.7k
Ω
V
REF
I
DAC
图示 25. 输出 平台 在 电源-向下
微处理器 接合
ad7303 至 adsp-2101/adsp-2103 接口
图示 26 显示 一个 串行 接口 在 这 ad7303 和 这
adsp-2101/adsp-2103. 这 adsp-2101/adsp-2103 应当
是 设置 向上 至 运作 在 这 sport transmit alternate framing
模式. 这 adsp-2101/adsp-2103 sport 是 编写程序
通过 这 sport 控制 寄存器 和 应当 是 配置
作 跟随: 内部的 时钟 运作, 起作用的 低 framing,
16-位 文字 长度. 传递 是 initiated 用 writing 一个 文字
至 这 tx 寄存器 之后 这 sport 有 被 使能. 这 数据
是 clocked 输出 在 各自 下落 边缘 的 这 串行 时钟 和clocked
在 这 ad7303 在 这 rising 边缘 的 这 sclk.
SCLK
adsp-2101/
adsp-2103*
DT
*additional 管脚 omitted 为 clarity
同步
DIN
SCLK
AD7303*
TFS
图示 26. ad7303 至 adsp-2101/adsp-2103 接口
ad7303 至 68hc11/68l11 接口
图示 27 显示 一个 串行 接口 在 这 ad7303 和 这
68hc11/68l11 微控制器. sck 的 这 68hc11/68l11
驱动 这 clkin 的 这 ad7303, 当 这 mosi 输出
驱动 这 串行 数据 线条 的 这 dac. 这
同步
信号 是
获得 从 一个 端口 线条 (pc7). 这 建制 情况 为 cor-
rect 运作 的 这个 接口 是 作 跟随: 这 68hc11/
68l11 应当 是 配置 所以 那 它的 cpol 位 是 一个 0 和 它的
cpha 位 是 一个 0. 当 数据 是 正在 transmitted 至 这 dac,
这
同步
线条 是 带去 低 (pc7). 当 这 68hc11/68l11 是
配置 作 在之上, 数据 appearing 在 这 mosi 输出 是
有效的 在 这 rising 边缘 的 sck. 串行 数据 从 这 68hc11/
68l11 是 transmitted 在 8-位 字节 和 仅有的 第八 下落 时钟
edges occurring 在 这 transmit 循环. 数据 是 transmitted msb
第一. 在 顺序 至 加载 数据 至 这 ad7303, pc7 是 left 低 之后
这 第一 第八 位 是 transferred, 和 一个 第二 串行 写 运算-
限定 是 执行 至 这 dac 和 pc7 是 带去 高 在 这
终止 的 这个 程序.
SCLK
68hc11/68l11*
SCK
*additional 管脚 omitted 为 clarity
同步
DIN
MOSI
AD7303*
PC7
图示 27. ad7303 至 68hc11/68l11 接口
ad7303 至 80c51/80l51 接口
图示 28 显示 一个 串行 接口 在 这 ad7303 和 这
80c51/80l51 微控制器. 这 建制 为 这 接口 是 作
跟随: txd 的这 80c51/80l51 驱动 sclk 的 这ad7303,
当 rxd 驱动 这 串行 数据 线条 的 这 部分. 这
同步
信号 是 又一次 获得 从 一个 位 可编程序的 管脚 在 这 端口.
在 这个 情况 端口 线条 p3.3 是 使用. 当 数据 是 至 是 transmit-
ted 至 这 ad7303, p3.3 是 带去 低. 这 80c51/80l51 trans-
mits 数据 仅有的 在 8-位 字节; 因此 仅有的 第八 下落 时钟 edges
出现 在 这 transmit 循环. 至 加载 数据 至 这 dac, p3.3 是
left 低 之后 这 第一 第八 位 是 transmitted, 和 一个 第二
写 循环 是 initiated 至 transmit 这 第二 字节 的 数据. p3.3
是 带去 高 下列的 这 completion 的 这个 循环. 这 80c51/
80l51 输出 这 串行 数据 在 一个 format 这个 有 这 lsb
第一. 这 ad7303 需要 它的 数据 和 这 msb 作 这 第一 位
received. 这 80c51/80l51 transmit routine 应当 引领 这个
在 账户.
SCLK
80c51/80l51*
TXD
*additional 管脚 omitted 为 clarity
同步
SDIN
RXD
AD7303*
p3.3
图示 28. ad7303 至 80c51/80l51 接口
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