rev. c
AD75019
–3–
(t
一个
= t
最小值
至 t
最大值
, 评估 电源 供应 除非 否则 指出)
定时 特性
1
参数 标识 值 单位 情况
数据 建制 时间 t
1
20 ns 最小值
sclk pulsewidth t
2
100 ns 最小值
数据 支撑 时间 t
3
40 ns 最小值
sclk 脉冲波 分离 t
4
100 ns 最小值
sclk 至 pclk 延迟 t
5
65 ns 最小值
sclk 至 pclk 延迟 和 释放 (t
5
+ t
6
) 5 ms 最大值
pclk pulsewidth t
6
65 ns 最小值
传播 延迟, pclk 至 switches 在 或者 止 _ 70 ns 最大值
数据 加载 时间 _ 52
µ
s sclk = 5 mhz
sclk 频率 _ 20 kHz 最小值
sclk, pclk 上升 和 下降 时间 _ 1
µ
s 最大值
注释
1
定时 度量 涉及 水平的 是 1.5 v.
规格 主题 至 改变 没有 注意.
运作 真实 表格
控制 线条
PCLK SCLK SIN SOUT 运作/comment
1 0 X X 非 运作.
1 1 数据
i
数据
i-256
这 数据 在 这 sin 线条 是 承载 在 这 串行 寄存器; 数据 clocked 在 这
串行 寄存器 256 clocks ago 呈现 在 这 sout 输出.
0 X X X 数据 在 这 串行 变换 寄存器 transfers 在 这 并行的 latches 这个 控制 这
转变 排列.
产品 信息
加载 数据
数据 至 控制 这 switches 是 clocked serially 在 一个 256-位
变换 寄存器 和 然后 transferred 在 并行的 至 256 位 的 mem-
ory. 这 rising 边缘 的 sclk, 这 串行 时钟 输入, 负载 数据
在 这 变换 寄存器. 这 第一 位 承载 通过 sin, 这 串行
数据 输入, 控制 这 转变 在 这 intersection 的 行 y15
和 column x15. 这 next 位 控制 这 remaining columns
(向下 至 x0) 的 行 y15, 和 是 followed 用 这 位 为 行
y14, 和 所以 在 向下 至 这 数据 为 这 转变 在 这 intersec-
tion 的 行 y0 和 column x0. 这 变换 寄存器 是 动态, 所以
那里 是 一个 最小 时钟 比率, 指定 作 20 khz.
之后 这 变换 寄存器 是 filled 和 这 新 256 位 的 控制
数据, pclk 是 使活动 (搏动 低) 至 转移 这 数据 至 这
并行的 latches. 自从 这 变换 寄存器 是 动态, 那里 是 一个
最大 时间 延迟 指定 在之前 这 数据 是 lost: pclk
必须 是 使活动 和 brought 后面的 高 在里面 5 ms 之后 fill-
ing 这 变换 寄存器. 这 转变 控制 latches 是 静态的 和
将 支撑 它们的 数据 作 长 作 电源 是 应用.
至 扩展 这 号码 的 switches 在 这 排列, 你 将 cascade
多样的 ad75019s. 这 sout 输出 是 这 终止 的 这 变换
寄存器, 和 将 是 直接地 连接 至 这 sin 输入 的 这
next ad75019.
电源 供应 sequencing 和 bypassing
所有 接合面-分开的 部分 运行 在 多样的 电源 供应
需要 恰当的 注意 至 供应 sequencing. 因为 bimos
ii 是 一个 接合面-分开的 处理, parasitic 二极管 exist 在
V
DD
和 v
CC
, 和 在 v
SS
和 dgnd. 作 一个 结果, v
DD
必须 总是 是 更好 比 (v
CC
– 0.5 v), 和 v
SS
必须 总是
是 较少 比 (dgnd + 0.5 v).
如果 你 能’t 确保 那 系统 电源 供应 将 sequence 至
满足 这些 情况, 外部 肖特基 (e.g., 1n5818) 或者
硅 (e.g., 1n4001) 二极管 将 是 使用. 至 保护 这 posi-
tive 一侧, 这 anode 将 连接 至 v
CC
(管脚 42) 和 这
cathode 至 v
DD
(管脚 41). 为 这 负的 一侧, 连接 这
anode 至 v
SS
(管脚 4) 和 这 cathode 至 dgnd (管脚 43).
各自 的 这 三 电源 供应 管脚 [v
DD
(管脚 41), v
CC
(管脚
42) 和 v
SS
(管脚 4)] 应当 是 绕过 至 dgnd (管脚 43)
通过 一个 0.1
µ
f 陶瓷的 电容 located 关闭 至 这 包装
管脚.
晶体管 计数
ad75019 包含 5,472 晶体管. 这个 号码 将 是 使用
为 calculating projected 可靠性.
定时 图解
Y0–X0Y15–X14
t
6
Y15–X15
t
2
1
0
1
0
SCLK
PCLK
1 = 关闭
0 = 打开
SIN
转移 数据 从 串行
寄存器 至 并行的
latches 在 低 水平的
t
5
t
1
t
3
t
4
加载 数据 在
串行 寄存器
在 rising 边缘
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