rev. b
–16–
AD768
表格 iii. summary 的 跳越者 符合实际
安装 跳越者 函数
跳越者
JP1 缓冲 输出 一个
JP2 50
Ω
变压器 输出
jp3 (stby) unbuffered 输出 一个
JP4 unbuffered 输出 b
JP5 缓冲 输出 b
表格 iv. ad768-eb 部分 列表
涉及 值 / 部分 类型 包装 qty/bd
U1 AD768 28-管脚 soic 1
U2 AD811 8-管脚 插件 1
T1 迷你-电路 不 安装 1
T4–6T
一个, b, 时钟 bnc jacks, 小, vertical 3
小
JP1–5 标头 2-管脚 5
sw1, 2 spdt, secme 0.1"
×
0.3" 2
J1 40-管脚 idc r.一个., male, 1
连接器 w/ latches
R1 500
Ω
1/4 w, 0.01%, 1
Vishay
R2 25
Ω
1/4 w, 0.01%, 1
Vishay
r3, r13–21, &放大;
R23–29 线 跳越者 17
R5 500
Ω
1/4 w, 0.01%, 1
Vishay
R7 100
Ω
1/4 w, 0.01%, 1
Vishay
R11 51
Ω
1/8 w, 5%, carbon 1
R12 10 k
Ω
pot. 3266 W 1
C1–4 1
µ
f ceram. cap. 含铅的 4
c5–8, c10, 12, 0.1
µ
f 碎片 cap,
14, &放大; c16–19 1206 11
c9, 11, 13, 15 22
µ
f tant. cap., teardrop, 4
25 V 0.1" 间隔
时钟 输入
一个 外部 样本 时钟 必须 是 提供 至 也 这 bnc
连接器 labeled “clock” 或者 在 管脚 33 的 这 idc connec-
tor. 这个 时钟 必须 遵守 和 这 逻辑 水平 概述 在 这
ad768 数据 薄板. 这 “clock” 输入 是 terminated 和 一个
removable 51
Ω
电阻. 这 idc 连接器 时钟 连接
是 unterminated.
sw1.
时钟 源 选择 转变. 当 sw1 是 在 位置 1, 管脚
33 的 这 idc 连接 是 应用 至 这 时钟 输入 的 这
ad768. 当 sw2 是 在 位置 2, 这 “clock” bnc connec-
tor 是 应用 至 这 时钟 输入 的 这 ad768.
数字的 输入
这 数字的 输入 的 这 ad768, db0–db15, 是 有 通过
j1, 一个 40-管脚 idc 连接器. 这些 输入 应当 遵守 和
这 规格 给 在 这 ad768 数据 薄板.
布局 仔细考虑
计算数量 28 和 29 显示 这 ad768-eb 地面 和 电源
平面 layouts. 计算数量 35–38 显示 这 图式 图解, 查出
routing, silk 放映, 和 组件 布局 为 这 ad768 4
layer evaluation 板.
独立的 地面 和 电源 平面 有 一些 有利因素 为
高 速 layouts. (为 更远 信息 outlining 这些
有利因素, 看 这 应用 便条 “design 和 布局 的 一个
video graphics 系统 为 减少 emi” [e1309] 有
从 相似物 设备 [(617) 461-3392].) 一个 固体的 地面 平面
能 是 使用 如果 这 数字的 返回 电流 能 是 routed 此类 那
它 做 不 modulate 这 相似物 地面 平面. 如果 这个 是 不 pos-
sible, 它 将 是 需要 至 分割 这 地面 平面 在 顺序 至
强迫 电流 至 流动 在 一个 控制 方向. 这个 类型 的
grounding scheme 是 显示 在 这 图示 28. 这 地面 平面
是 separated 在 相似物 和 数字的 平面 那 是 joined
一起 下面 这 ad768. 在 任何 情况, 这 ad768 应当 是
treated 作 一个 相似物 组件 和 一个 一般 地面 connec-
tion 应当 是 制造 underneath 这 ad768 despite 一些 管脚
正在 labeled “digital” 地面 和 一些 作 “analog” 地面.
一个 完全 部分 列表 为 这 ad768 evaluation 板 是 给 在
表格 iv.
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