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ADS7824
rising 和 下落 edges 的 这 内部的 数据 时钟. 这 rising
边缘 的 busy (管脚 24) 能 是 使用 至 获得 这 数据. 之后
这 12th 时钟 脉冲波, dataclk 将 仍然是 低 直到 这
next 转换 是 initiated, 当 sdata 将 go 至 what-
总是 逻辑 水平的 是 输入 在 tag (管脚 17) 在 这 第一
时钟 脉冲波. 这 sdata 输出 将 触发-状态 当 busy
returns 高. 谈及 至 表格 ii 和 图示 4 为 定时
信息.
外部 数据 时钟
至 使用 一个 外部 时钟, 系 ext/int (管脚 12) high. 这
外部 时钟 是 不 一个 转换 时钟; 它 能 仅有的 是 使用
作 一个 数据 时钟. 至 使能 这 输出 模式 的 这 ads7824,
cs (管脚 23) 必须 是 低 和 r/c (管脚 22) 必须 是 high.
dataclk 必须 是 高 为 20% 至 70% 的 这 总的 数据
时钟 时期; 这 时钟 比率 能 是 在 直流 和 10mhz.
串行 数据 从 转换 ‘n’ 能 是 输出 在 sdata
(管脚 16) 之后 转换 ‘n’ 是 完成 或者 在 变换器-
sion ‘n + 1’.
一个 obvious 方法 至 使简化 控制 的 这 转换器 是 至 系
cs 低 当 使用 r/c 至 initiate conversions. 当 这个
是 perfectly 可接受的, 那里 是 一个 可能 问题 当
使用 一个 外部 数据 时钟. 在 一个 indeterminate 要点 从
12
µ
s 之后 这 开始 的 转换 ‘n’ 直到 busy rises, 这
内部的 逻辑 将 变换 这 结果 的 转换 ‘n’ 在 这
输出 寄存器. 如果 cs 是 低, r/c 是 高 和 这 外部
时钟 是 高 在 这个 要点, 数据 将 是 lost. 所以, 和 cs
低, 也 r/c 和/或者 dataclk 必须 是 低 在
这个 时期 至 避免 losing 有效的 数据.
外部 数据 时钟 (之后 一个 转换)
之后 转换 ‘n’ 是 完成 和 这 输出 寄存器
有 被 updated, busy (管脚 24) 将 go 高. 和 cs
低 (管脚 23) 和 r/c 高 (管脚 22), 有效的 数据 从
转换 ‘n’ 将 是 输出 在 sdata (管脚 16) synchro-
nized 至 这 外部 数据 时钟 输入 在 dataclk (管脚
15). 在 15 和 35ns 下列的 这 rising 边缘 的 这
第一 外部 数据 时钟, 这 同步 输出 管脚 将 go 高
为 一个 全部 数据 时钟 时期 (100ns 最小). 这 msb
将 是 有效的 在 25 和 55ns 之后 这 rising 边缘 的 这
第二 数据 时钟. 这 lsb 将 是 有效的 在 这 13th 下落
边缘 和 这 14th rising 边缘 的 这 数据 时钟. tag (管脚
17) 将 输入 一个 位 的 数据 为 每 外部 时钟 脉冲波.
这 第一 位 输入 在 tag 将 是 有效的 在 sdata 在 这
14th 下落 边缘 和 这 15th rising 边缘 的 dataclk; 这
第二 输入 位 将 是 有效的 在 这 15th 下落 边缘 和 这
16th rising 边缘, 等 和 一个 持续的 数据 时钟, tag
数据 将 是 输出 在 数据 直到 这 内部的 输出
寄存器 是 updated 和 这 结果 从 这 next 变换器-
sion. 谈及 至 表格 ii 和 图示 5 为 定时 信息.
外部 数据 时钟 (在 一个 转换)
之后 转换 ‘n’ 有 被 initiated, 有效的 数据 从
转换 ‘n – 1’ 能 是 读 和 将 是 有效的 向上 至 12
µ
s
之后 这 开始 的 转换 ‘n’. 做 不 attempt 至 时钟 输出
数据 从 12
µ
s 之后 这 开始 的 转换 ‘n’ 直到 busy
(管脚 24) rises; 这个 将 结果 在 数据 丧失.
便条
: 为 这 最好的 可能 效能 当 使用 一个
外部 数据 时钟, 数据 应当 不 是 clocked 输出 在 一个
转换. 这 切换 噪音 的 这 异步的 数据
时钟 能 导致 数字的 feedthrough degrading 这 转换器’s
效能. 谈及 至 表格 ii 和 图示 6 为 定时
信息.
tag 特性
tag (管脚 17) 输入 串行 数据 同步 至 这 外部
或者 内部的 数据 时钟.
当 使用 一个 外部 数据 时钟, 这 串行 位 stream 输入
在 tag 将 follow 这 lsb 输出 在 sdata (管脚 16)
直到 这 内部的 输出 寄存器 是 updated 和 新 变换器-
sion 结果. 看 表格 ii 和 计算数量 5 和 6.
这 逻辑 水平的 输入 在 tag 为 这 第一 rising 边缘 的 这
内部的 数据 时钟 将 是 有效的 在 sdata 之后 所有 12 位
的 有效的 数据 有 被 输出.
多路调制器 定时
这 四 频道 输入 多路调制器 将 是 addressed manu-
ally 或者 放置 在 一个 持续的 转换 模式 在哪里 所有
四 途径 是 sequentially addressed.
持续的 转换 模式 (contc= 5v)
至 放置 这 ads7824 在 这 持续的 转换 模式,
contc (管脚 25) 必须 是 系 高. 在 这个 模式, acquisi-
tion 和 conversions 将 引领 放置 continually, cycling
通过 所有 四 途径 作 长 作 cs, r/c 和 pwrd 是
低 (看 表格 iii). whichever 地址 是 last 承载
CONTC CS r/c BUSY PWRD a0 和 a1 运作
0 X X X X 输入 初始的 转换 n latches 在 这 水平 输入 在 a0 和 a1 至 选择 这 频道 为
转换 'n + 1'.
0 X X 0 0 输入 转换 在 处理. 新 转变 commands ignored.
00
↓
1 0 输入 initiates 转换 在 频道 选择 在 开始 的 previous 转换.
0
↓
0 1 0 输入 initiates 转换 在 频道 选择 在 开始 的 previous 转换.
0 X X X 1 输入 所有 相似物 功能 powered 向下. conversions 在 处理 或者 initiated 将 yield
meaningless 数据.
1 X X X X 输出 这 终止 的 转换 n (当 busy rises) increments 这 内部的 频道 latches 和
输出 这 频道 地址 为 转换 'n + 1' 在 a0 和 a1.
1 X X 0 0 输出 转换 在 处理.
10
↓
1 0 输出 restarts 持续的 转换 处理 在 next 输入 频道.
1
↓
0 1 0 输出 restarts 持续的 转换 处理 在 next 输入 频道.
1 X X X 1 输出 所有 相似物 功能 powered 向下. conversions 在 处理 或者 initiated 将 yield
meaningless 数据. resets 选择 输入 频道 为 next 转换 至 ain
0
.
表格 iii. 转换 控制.
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