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®
ADS805
需要, 外部 缓存区 或者 latches 将 是 使用 这个
提供 这 增加 益处 的 isolating 这 ads805 从 任何
数字的 噪音 activities 在 这 总线 连接 后面的 高 fre-
quency 噪音. 在 增加, 电阻器 在 序列 和 各自 数据
线条 将 帮助 维持 这 交流 效能 的 这 ads805.
它们的 使用 取决于 在 这 电容的 加载 seen 用 这
转换器. 值 在 这 范围 的 100
Ω
至 200
Ω
将 限制
这 instantaneous 电流 这 输出 平台 有 至 提供 为
recharging 这 parasitic capacitances, 作 这 输出 水平
改变 从 l 至 h 或者 h 至 l.
grounding 和 解耦
恰当的 grounding 和 bypassing, 短的 含铅的 长度, 和 这
使用 的 地面 平面 是 特别 重要的 为 高
频率 设计. multi-layer pc boards 是 推荐
为 最好的 效能 自从 它们 提供 distinct 有利因素
像 降低 地面 阻抗, 分离 的 信号
layers 用 地面 layers, 等 它 是 推荐 那 这
相似物 和 数字的 地面 管脚 的 这 ads805 是 joined
一起 在 这 ic 和 是 连接 仅有的 至 这 相似物
地面 的 这 系统.
这 ads805 有 相似物 和 数字的 供应 管脚, 不管怎样
这 转换器 应当 是 treated 作 一个 相似物 组件 和
所有 供应 管脚 应当 是 powered 用 这 相似物 供应. 这个
将 确保 这 大多数 consistent 结果, 自从 数字的 供应
线条 常常 carry 高 水平 的 噪音 那 将 否则 是
结合 在 这 转换器 和 降级 这 achievable 每-
formance.
因为 的 这 pipeline architecture, 这 转换器 也
发生 高 频率 电流 过往旅客 和 噪音 那
是 喂养 后面的 在 这 供应 和 涉及 线条. 这个
需要 那 这 供应 和 涉及 管脚 是 sufficiently
绕过. 图示 12 显示 这 推荐 解耦
scheme 为 这 相似物 供应. 在 大多数 具体情况, 0.1
µ
f ce-
ramic 碎片 电容 是 足够的 至 保持 这 阻抗
低 在 一个 宽 频率 范围. 它们的 成效 largely
取决于 在 这 proximity 至 这 单独的 供应 管脚.
因此, 它们 应当 是 located 作 关闭 至 这 供应 管脚
作 可能. 在 增加, 一个 大 大小 双极 电容 (1
µ
F
至 22
µ
f) 应当 是 放置 在 这 pc 板 在 关闭 proxim-
ity 至 这 转换器 电路.
图示 11. 外部 逻辑 为 解码 underrange 和
overrange 情况.
OVR
MSB
下面 = h
在 = h
时钟 输入 (所需的)东西
时钟 jitter 是 核心的 至 这 snr 效能 的 高 速,
高 决议 相似物-至-数字的 转换器. 它 leads 至 aper-
ture jitter (t
一个
) 这个 adds 噪音 至 这 信号 正在 con-
verted. 这 ads805 样本 这 输入 信号 在 这 rising
边缘 的 这 clk 输入. 因此, 这个 边缘 应当 有 这
最低 可能 jitter. 这 jitter 噪音 contribution 至 总的
snr 是 给 用 这 下列的 等式. 如果 这个 值 是 near
your 系统 (所需的)东西, 输入 时钟 jitter 必须 是 re-
duced.
在哪里: ƒ
在
是 输入 信号 频率
t
一个
是 rms 时钟 jitter
特别 在 undersampling 产品, 特定的 考虑-
ation 应当 是 给 至 时钟 jitter. 这 时钟 输入 应当
是 treated 作 一个 相似物 输入 在 顺序 至 达到 这 最高的
水平的 的 效能. 任何 越过 或者 undershoot 的 这
时钟 信号 将 导致 降级 的 这 效能.
当 digitizing 在 高 抽样 比率, 这 时钟 应当
有 一个 50% 职责 循环 (t
H
= t
L
), along 和 快 上升 和 下降
时间 的 2ns 或者 较少.
数字的 输出
这 数字的 输出 的 这 ads805 是 设计 至 是
兼容 和 两个都 高 速 ttl 和 cmos 逻辑
families. 这 驱动器 平台 为 这 数字的 输出 是 有提供的
通过 一个 独立的 供应 管脚, vdrv, 这个 是 不 con-
nected 至 这 相似物 供应 管脚. 用 调整 这 电压 在
vdrv, 这 数字的 输出 水平 将 相异 各自.
因此, 它 是 可能 至 运作 这 ads805 在 一个 +5v
相似物 供应 当 接合 这 数字的 输出 至
3v-逻辑 和 这 vdrv 管脚 系 至 这 +3v 数字的 供应.
它 是 推荐 至 保持 这 电容的 加载 在 这 数据
线条 作 低 作 可能 (
≤
15pf). 大 电容的 负载
要求 高等级的 charging 电流 作 这 输出 是 changing.
那些 高 电流 surges 能 喂养 后面的 至 这 相似物
portion 的 这 ads805 和 影响 这 效能. 如果
图示 12. 推荐 bypassing 为 相似物 供应
管脚.
+V
S
27
26
地
ADS805
+
0.1µf 0.1µf
+V
S
16
17
地
2.2µf
VDRV
28
0.1µf
+5v/+3v
+5V
JitterSNR
t
rms 信号 至 rms 噪音
在 一个
=
ƒ
20
1
2
log
π
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