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输入 和 输出 相等的 电路
逻辑 图解
管脚 描述
管脚 非 SYMBOL NAME 和 FUNCTION
1 CLEAR Asyncronous 主控
重置 (起作用的 低)
2, 5, 6, 9, 12,
15, 16, 19
Q0 至 Q7 Flip-flop Outpus
3, 4, 7, 8, 13,
14, 17, 18
D0 至 D7 数据 Inputs
11 时钟 时钟 输入
(低-to-high, 边缘-
Triggered)
10 地 Ground (0v)
20 V
CC
积极的 供应 电压
真实 表格
输入 输出 函数
CLEAR D CLOCK Q
L X X L CLEAR
HL L
HH H
HX Q
n
非 改变
x:Don’t 小心
This logic diagram h作 非t be used to esimate propagation delays
74ACT273
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输入和输出相等的电路逻辑图解管脚描述管脚非 SYMBOL NAME 和 FUNCTION 1 CLEAR Asyncronous 主控重置 (起作用的低) 2, 5, 6, 9, 12, 15, 16, 19 Q0 至 Q7 Flip-flop Outpus 3, 4, 7, 8, 13, 14, 17, 18 D0 至 D7 数据 Inputs 11 时钟时钟输入 (低-to-high, 边缘- Triggered) 10 地 Ground (0v) 20 V CC 积极的供应电压真实表格输入输出函数 CLEAR D CLOCK Q L X X L CLEAR HL L HH H HX Q n 非改变 x:Don’t 小心 This logic diagram h作非t be used to esimate propagation delays 74ACT273 2/11

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