这 f
LASH
370i 家族 和
Warp2
10
372/374/376 members 的 这 家族 自从 这 信号 做 不
需要 至 go 通过 这 pim 和 逻辑 块.
clocking 在 这下落 instead 的 这 rising 边缘 的 这时钟
是 simply 完毕 用 changing这 陈述
wait 直到
(clk = ’1’)
至
wait 直到 (clk = ’0’)
. events
occurring 在 这 rising 和 下落 边缘 的 一个 时钟 能 是
组成公司的 在 这 一样 设计 用 defining 一个 独立的 pro-
cess 为 这 事件, 提供 那 sufficient 逻辑blocks 是
有.
vhdl 描述 combinatorial 和 注册 输出 是
完全同样的 至 其它 部分 implementations 作 和 这 f
LASH
370i.
这 注册 equations 必须 是 inserted inside 一个 处理
和 之后 一个
wait 直到 时钟=
陈述.
附录 b 显示 一个 例子 的 如何 至 执行 这 com-
binatorial macrocell 选项 和 最大 用法 的 输出 en-
能 flexibility 为 这cy7c371. 一个 总的 的第八 不同的 输入
信号 控制 这 输出使能符合实际. 这 全部
函数 是处理 用 这
bufoe
组件 在哪里 这 输入
在 这 缓存区 是 这 外部 输入 管脚. 非 信号 是 neces-
sary.
这 获得 选项 是 唯一的 至 这 f
LASH
370i 家族.附录
c 显示 一个 例子 的 如何 至 获得 一个 信号 使用 这
如果-然后-else construct. 在 这个 例子 这信号 是
latched 当 这 时钟 是 高 用 设置 这 信号 值 至
它自己 和 这 statements
signala <= signala
和
sig-
nalb <= signalb
. 当 这 时钟 是 低 这 path 是
combinatorial 和 这 信号 值 gets 这 输入. 这个 是han-
dled 在 这 代号
如果 clk=’0’ 然后 signala <= inputa;
signalb <= inputb
. 二 信号 是 定义, signala
和 signalb, 至 获得 这 数据 当 这 时钟 是 在 这 正确的
极性 (在 这个 情况 高).
附录 d 显示 这全部 注册 配置. 作 在 ap-
pendix c, 这 信号 signala 和 signalb 是 定义
和 这 函数 的 这 寄存器 是 定义 在里面 一个 处理. 在
这 rising 边缘 的 这 时钟, signala gets inputa 和sig-
nalb gets inputb.
附录 e 使用 latches 为这 输出 使能 控制. sig-
nals 需要 至 是 发生 从 这 排列 和 是 passed 作
这 输出 使能 参数 在 这
triout
组件. 这个
函数behavessimilarly 至 这
bufoe
但是 做 不 包含
这 反馈 参数.
附录 f 显示 如何 至 使用 这 buried 寄存器 至imple-
ment 这 least 重大的 位 在 一个 计数器. 一个 位 vector 信号
是 定义 至 代表 所有 这 寄存器 states.那些 states
那 是需要 作 输出 是 assigned 至这 entity 输出
管脚 外部 的 这 处理 和 这 陈述
计数 (0 至
11) <= fullcnt (4 至 15)
. 如果 输出 使能 控制 是
desired 然后 这个 last 陈述 是 omitted 和 这 信号 至
输出 分派 是 处理 和 这
bufoe
组件.
附录 g 是 这 一样 作 附录 f except 那 这 regis-
ters 是 重置asynchronously. 这format 的 这 处理 是
更 不同的 从附录 f 但是 功能 exactly 这
一样 除了 为这异步的 instead 的 同步的
重置. 这 处理 使用 一个 “sensitivity list” 那 包含所有 这
参数 那 将 活动 这 处理. 这同步的
部分 的 这 处理 是 initiated 用 这 陈述
clk’event
和 clk=’1’
instead 的
wait 直到 clk=’1’
. 这 asyn-
chronous preset/重置 是 similar 至 其它 cypress plds ex-
cept 为 这 额外的 极性 mux 特性 那 使能起作用的
高 或者 低. 至 具体说明 时钟 极性, 这 vhdl construct
为 起作用的 高 是
如果 重置 = ‘1’ 然后
和 为 起作用的
低 是
如果 重置 = ’0’ 然后
.
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