这 f
LASH
370i 家族 和
Warp2
14
附录 d. usereg
--macrocell 在 注册 模式
entity usereg 是
端口 (clk, outen1, outen2, outen3, outen4, outen5, outen6, outen7,
outen8: 在 位; inputa, inputb: 在 bit_vector(0 至 1);
outa,outb: inout x01z_vector(0 至 7));
终止 usereg;
architecture 行为 的 usereg 是
信号 signala, signalb: 位_vector(0 至 1);
BEGIN
g1: 为 i 在 0 至 1 发生
bx1: bufoe 端口 编排(signala(i), outen1, outa(i), open);
bx2: bufoe 端口 编排(signala(i), outen2, outa(i+2), open);
bx3: bufoe 端口 编排(signala(i), outen3, outa(i+4), open);
bx4: bufoe 端口 编排(signala(i), outen4, outa(i+6), open);
bx5: bufoe 端口 编排(signalb(i), outen5, outb(i), open);
bx6: bufoe 端口 编排(signalb(i), outen6, outb(i+2), open);
bx7: bufoe 端口 编排(signalb(i), outen7, outb(i+4), open);
bx8: bufoe 端口 编排(signalb(i), outen8, outb(i+6), open);
终止 发生; --这 clk 输入 是 一个 rising 边缘 triggered 时钟 为
--这 寄存器
--这 wait 直到 construct 必须 是 在里面 一个 处理.
处理
BEGIN
wait 直到 clk=’1’;
signala <= inputa;
signalb <= inputb;
终止 处理;
终止 行为;
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