这 f
LASH
370i 家族 和
Warp2
5
这 输出 macrocell (
图示 8
) 提供 一个 选择 的 四
输出 controlling 选项: (1) 控制 从 一个 输出使能,
(2) 控制 从 一个 second输出 使能, (3) permanently en-
abled, 或者 (4)permanently 无能. 各自 lab 包含 4 输出-
放 使能 产品 条款, 2 为 这 upper 8 macrocells 和 2
为 这 更小的 8 macrocells.
这 状态 macrocell (
图示 8
) 包含 选项 至 寄存器,
获得, 或者 send 数据 通过 combinatorially. 为 这 输入/输出-
放 macrocell 那里 是 一个 额外的 输出 极性 mux 至
改进 capacity 在之前 这 信号 变得 至 这 输入/输出
macrocell. 为 buried macrocells 那里 是 一个 额外的 mux
这个 能 配置 这 状态 寄存器 作 一个 输入 寄存器. 如果
这 buried macrocell 是 配置 作 一个 输入, 零 产品
条款 将 是 allocated 从 这 排列. 在
图示 8
architecture
位 c7 能choose 这 反馈 从 这 输入/输出 管脚 作
这 输入 在 这 寄存器 instead 的 从 这 产品 期
排列.
那里 是 一个 异步的 preset 和 重置 产品 term 为
各自 lab. 那里 是 极性 muxes 为 这 clocks, preset 和
重置. 各自 macrocell 能 chooseamong二 clocking 运算-
tions 为 这 cy7c371i/372i 和 四 clocking 选项 为 这
cy7c373i/374i/375i. 所有 macrocells 在 一个 labreceive 这
一样 极性 的 这 时钟, 设置 和 重置. polarities 是 con-
figurable 每 lab.
图示 8
显示 这 输入/输出 macrocell
和 输入/输出 加 buried macrocell.
计算数量 9
和
10
显示 这 输入/时钟 和 输入 macrocells.
这 输入 macrocell 提供 这 flexibility 至 let 这 输入 en-
ter combinatorially, latched, 单独的 注册, 或者 翻倍 reg-
istered (为 最大 metastability 效能). 为 这
cy7c371i/372i 那里是 二 输入/clocks 管脚 和 四 输入
管脚. 为 这 cy7c373i/374i/375i 那里 是 四 输入/时钟
管脚 和 二 输入 管脚. 为 增加 flexibility, 各自时钟 能
是 configurable 为 也 积极的 或者 负的 极性.
在 顺序 至 全部地 understand 这 运作 的 这 f
LASH
370i
产品 期 allocator, 二 重要的 aspects 的 产品 期
allocator 设计 需要 至 是 introduced: 产品 期 steering
和 产品 期 分享. steering 谈及 至 这 分派
的 一个 产品 期 resource 至 一个 macrocell. 在 这 传统的
pld 那里 是 非 steering flexibility. 各自 macrocell 有 作-
signed 产品 条款 那 能 仅有的 是 使用 用 那 macrocell.
在 许多 设计 各自 macrocell 需要 一个 不同的 号码
的 产品 条款 putting 一个 emphasis 在 这能力 至 allocate
产品 条款 individually 在 一个 作 需要 基准. 产品
期 分享 谈及 至 一个 产品 期 正在 使用 用 多样的
macrocells. 这 逻辑 equations为 不同的macrocells
sometimes 包含 这 一样 minterm. instead 的 generating
这个 一样 minterm 多样的 时间, 它 是 发生 在 仅有的 一个
产品 期 和 shared 横过 macrocells, 因此 improv-
ing capacity.
图示 11
是 一个 conceptual 代表ation 的 这 f
LASH
370i
产品 期 allocator. 这 产品 期 allocator 功能
像 一个 segmented 或者 排列 用 oring 从 0 至 16 产品
条款 为 各自macrocell. 产品 条款 能 是 steered 和
shared 在 一个 单独的 基准. 这个 architecture 有 一些
有利因素 在其它 implementations 那 steer 产品
条款 away 从 一个 macrocell 至 提供 另一.
图示 7. 逻辑 块 为 cy7c371, cy7c373, cy7c375, 和 cy7c377 (i/o intensive)
macro-
CELL
16
macro-
CELL
9
macro-
CELL
8
macro-
CELL
1
i/o
cell 1
产品
期 allo-
CATOR
i/o
cell 8
i/o
cell 9
i/o
CELL
16
0–16
产品
条款
72 x 86
产品 期
排列
8036
16
16
至
PIM
从
PIM
0–16
产品
条款
22
6
0–16
产品
条款
0–16
产品
条款
2
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