2000 六月 26 6
飞利浦 半导体 产品 规格
数字的 伺服 处理器 和 紧凑的 disc
解码器 和 整体的 dac 为 video cd (cd7 ii)
SAA7327
6 固定
标识 管脚 描述
HFREF 1 比较器 一般 模式 输入
HFIN 2 比较器 信号 输入
ISLICE 3 电流 反馈 输出 从 数据 slicer
V
SSA1
4
(1)
相似物 地面 1
V
DDA1
5
(1)
相似物 供应 电压 1
I
ref
6 涉及 电流 输出
V
RIN
7 涉及 电压 为 伺服 adcs
D1 8 单极的 电流 输入 1 (central 二极管 信号 输入)
D2 9 单极的 电流 输入 2 (central 二极管 信号 输入)
D3 10 单极的 电流 输入 3 (central 二极管 信号 输入)
D4 11 单极的 电流 输入 4 (central 二极管 信号 输入)
R1 12 单极的 电流 输入 1 (satellite 二极管 信号 输入)
R2 13 单极的 电流 输入 2 (satellite 二极管 信号 输入)
V
SSA2
14
(1)
相似物 地面 2
CROUT 15 结晶/共振器 输出
CRIN 16 结晶/共振器 输入
V
DDA2
17
(1)
相似物 供应 电压 2
LN 18 dac left 频道 差别的 负的 输出
LP 19 dac left 频道 差别的 积极的 输出
V
neg
20 dac 负的 涉及 输入
V
pos
21 dac 积极的 涉及 输入
RN 22 dac 正确的 频道 差别的 负的 输出
RP 23 dac 正确的 频道 差别的 积极的 输出
SELPLL 24 选择 whether 内部的 时钟 乘法器 pll 是 使用
TEST1 25 测试 控制 输入 1 (这个 管脚 应当 是 系 低)
CL16 26 16.9344 mhz 系统 时钟 输出
数据 27 串行 d4(1) 数据 输出 (3-状态)
WCLK 28 文字 时钟 输出 (3-状态)
SCLK 29 串行 位 时钟 输出 (3-状态)
EF 30 C2 错误 flag 输出 (3-状态)
TEST2 31 测试 控制 输入 2 (这个 管脚 应当 是 系 低)
KILL 32 kill 输出 (可编程序的; 打开-流)
V
SSD1
33
(1)
数字的 地面 1
v2/v3 34 多功能的 i/o: 多功能的 输入 2 或者 多功能的 输出 3 (打开-流)
WCLI 35 文字 时钟 输入 (为 数据 loopback 至 dac)
SDI 36 串行 数据 输入 (为 数据 loopback 至 dac)
SCLI 37 串行 位 时钟 输入 (为 数据 loopback 至 dac)
重置 38 电源-在 重置 输入 (起作用的 低)
SDA 39 微控制器 接口 数据 i/o 线条 (i
2
c-总线; 打开-流 输出)
SCL 40 微控制器 接口 时钟 线条 输入 (i
2
c-总线)
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