altera 公司 15
acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
开发
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Tools
各自 lab 提供 四 控制 信号 和 可编程序的 倒置
那 能 是 使用 在 所有 第八 les. 二 的 这些 信号 能 是 使用 作
clocks, 这 其它 二 能 是 使用 为 clear/preset 控制. 这 lab clocks
能 是 驱动 用 这 专心致志的 时钟 输入 管脚, global 信号, i/o
信号, 或者 内部的 信号 通过 这 lab local interconnect. 这 lab preset
和 clear 控制 信号 能 是 驱动 用 这 global 信号, i/o 信号,
或者 内部的 信号 通过 这 lab local interconnect. 这 global 控制
信号 是 典型地 使用 为 global 时钟, clear, 或者 preset 信号 因为
它们 提供 异步的 控制 和 非常 低 skew 横过 这 设备.
如果 逻辑 是 必需的 在 一个 控制 信号, 它 能 是 发生 在 一个 或者 更多
les 在 任何 lab 和 驱动 在 这 local interconnect 的 这 目标 lab.
在 增加, 这 global 控制 信号 能 是 发生 从 le 输出.
逻辑 元素
这 le, 这 smallest 单位 的 逻辑 在 这 acex 1k architecture, 有 一个
紧凑的 大小 那 提供 效率高的 逻辑 utilization. 各自 le 包含 一个
4-输入 lut, 这个 是 一个 函数 发生器 那 能 quickly 计算 任何
函数 的 四 变量. 在 增加, 各自 le 包含 一个 可编程序的
flipflop 和 一个 同步的 时钟 使能, 一个 carry chain, 和 一个 cascade
chain. 各自 le 驱动 两个都 这 local 和 这 fasttrack interconnect
routing 结构.图示 8显示 这 acex 1k le.
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