16 altera 公司
acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
图示 8. acex 1k 逻辑 元素
这 可编程序的 flipflop 在 这 le 能 是 配置 为 d, t, jk, 或者 sr
运作. 这 时钟, clear, 和 preset 控制 信号 在 这 flipflop 能
是 驱动 用 global 信号, 一般-目的 i/o 管脚, 或者 任何 内部的
逻辑. 为 combinatorial 功能, 这 flipflop 是 绕过 和 这 lut’s
输出 驱动 这 le’s 输出.
这 le 有 二 输出 那 驱动 这 interconnect: 一个 驱动 这 local
interconnect, 和 这 其它 驱动 也 这 行 或者 column fasttrack
interconnect routing 结构. 这 二 输出 能 是 控制
independently. 为 例子, 这 lut 能 驱动 一个 输出 当 这
寄存器 驱动 这 其它 输出. 这个 特性, called 寄存器 包装, 能
改进 le utilization 因为 这 寄存器 和 这 lut 能 是 使用 为
unrelated 功能.
这 acex 1k architecture 提供 二 类型 的 专心致志的 高-速
数据 paths 那 连接 调整 les 没有 使用 local interconnect
paths: carry chains 和 cascade chains. 这 carry chain 支持 高-
速 counters 和 adders, 和 这 cascade chain 实现 宽-输入
功能 和 最小 延迟. carry 和 cascade chains 连接 所有 les
在 一个 lab 和 所有 labs 在 这 一样 行. intensive 使用 的 carry 和 cascade
chains 能 减少 routing flexibility. 因此, 这 使用 的 这些 chains
应当 是 限制 至 速-核心的 portions 的 一个 设计.
至 lab local
Interconnect
carry-在
时钟
选择
carry-输出
看-向上
表格
(lut)
clear/
Preset
逻辑
Carry
Chain
Cascade
Chain
cascade-在
cascade-输出
至 fasttrack
Interconnect
可编程序的
寄存器
PRN
CLRN
DQ
ENA
寄存器 绕过
data1
data2
data3
data4
labctrl1
labctrl2
labctrl4
labctrl3
碎片-宽
重置
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