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acex 1k 可编程序的 逻辑 设备 家族 数据 薄板
正常的 模式
这 正常的 模式 是 合适的 为 一般 逻辑 产品 和 宽
解码 功能 那 能 引领 有利因素 的 一个 cascade chain. 在 正常的
模式, 四 数据 输入 从 这 lab local interconnect 和 这 carry-在
是 输入 至 一个 4-输入 lut. 这 compiler automatically 选择 这 carry-
在 或者 这
DATA3
信号 作 一个 的 这 输入 至 这 lut. 这 lut 输出 能
是 联合的 和 这 cascade-在 信号 至 表格 一个 cascade chain 通过
这 cascade-输出 信号. 也 这 寄存器 或者 这 lut 能 是 使用 至 驱动
两个都 这 local interconnect 和 这 fasttrack interconnect routing
结构 在 这 一样 时间.
这 lut 和 这 寄存器 在 这 le 能 是 使用 independently (寄存器
包装). 至 支持 寄存器 包装, 这 le 有 二 输出; 一个 驱动
这 local interconnect, 和 这 其它 驱动 这 fasttrack interconnect
routing 结构. 这
DATA4
信号 能 驱动 这 寄存器 直接地,
准许 这 lut 至 计算 一个 函数 那 是 独立 的 这
注册 信号; 一个 3-输入 函数 能 是 计算 在 这 lut, 和 一个
fourth 独立 信号 能 是 注册. alternatively, 一个 4-输入
函数 能 是 发生, 和 一个 的 这 输入 至 这个 函数 能 是
使用 至 驱动 这 寄存器. 这 寄存器 在 一个 packed le 能 安静的 使用 这 时钟
使能, clear, 和 preset 信号 在 这 le. 在 一个 packed le, 这 寄存器 能
驱动 这 fasttrack interconnect routing 结构 当 这 lut 驱动
这 local interconnect, 或者 恶行 对抗.
arithmetic 模式
这 arithmetic 模式 提供 二 3-输入 luts 那 是 完美的 为
implementing adders, accumulators, 和 comparators. 一个 lut
computes 一个 3-输入 函数; 这 其它 发生 一个 carry 输出. 作 显示
在图示 11,这 第一 lut 使用 这 carry-在 信号 和 二 数据 输入
从 这 lab local interconnect 至 发生 一个 combinatorial 或者 注册
输出. 为 例子, 在 一个 adder, 这个 输出 是 这 总 的 三 信号:
一个
,
b
, 和 carry-在. 这 第二 lut 使用 这 一样 三 信号 至 发生
一个 carry-输出 信号, 因此 creating 一个 carry chain. 这 arithmetic 模式
也 支持 同时发生的 使用 的 这 cascade chain.
向上/向下 计数器 模式
这 向上/向下 计数器 模式 提供 计数器 使能, 时钟 使能,
同步的 向上/向下 控制, 和 数据 加载 选项. 这些 控制
信号 是 发生 用 这 数据 输入 从 这 lab local interconnect,
这 carry-在 信号, 和 输出 反馈 从 这 可编程序的 寄存器.
二 3-输入 luts 是 使用; 一个 发生 这 计数器 数据, 和 这 其它
发生 这 快 carry 位. 一个 2-至-1 多路调制器 提供 同步的
加载. 数据 能 也 是 承载 asynchronously 和 这 clear 和 preset
寄存器 控制 信号 没有 使用 这 lut resources.
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