4 mpc7400 部分 号码 规格
preliminary—subject 至 改变 没有 注意
硬件 规格 为 这 remaining 发生率.
1.4.2.2 处理器 总线 交流 规格
表格 9 提供 这 处理器 总线 交流 定时 规格 为 这 mpc7400 部分 描述 在 这个 部分 号码 规格.
表格 8. 时钟 交流 定时 规格
在 推荐 运行 情况 (看 表格 3)
典型的 标识
400 mhz 450 mhz 500MHz
单位 注释
最小值 最大值 最小值 最大值 最小值 最大值
处理器 频率 f
核心
350 400 350 450 350 500 MHz
vco 频率 f
VCO
700 800 700 900 700 1000 MHz
sysclk 频率 f
SYSCLK
33 100 33 100 33 100 MHz 1
sysclk 循环 时间 t
SYSCLK
10 30 10 30 10 30 ns
sysclk 上升 和 下降 时间 t
KR
&放大;
t
KF
—1.0—1.0—1.0ns2
—0.5—0.5—0.5ns3
sysclk 职责 循环 量过的
在 ovdd/2
t
KHKL
/t
SYSCLK
40 60 40 60 40 60 % 4
sysclk jitter — ±150 — ±150 — ±150 ps 5
内部的 pll relock 时间 — 100 — 100 — 100
µ
s6
注释:
看 一般 硬件 规格.
表格 9. 处理器 总线 交流 定时 规格
1
在 vdd=avdd=2.15v±50mv; 0
≤
Tj
≤
6
5°c, ovdd = 3.3v±165mv 或者 ovdd = 2.5v±100mv 或者 ovdd=1.8v±100mv
参数 标识
400, 450, 500
Mhz
单位 注释
最小值 最大值
模式 选择 输入 建制 至 hreset
t
MVRH
8—t
sysclk
2,3,4,5
HRESET
至 模式 选择 输入 支撑 t
MXRH
0 — ns 2,3,5
建制 时间:
地址/转移 attribute
转移 开始 (ts
)
数据/数据 parity
ARTRY
/shd0/shd1
所有 其它 输入
t
AVKH
t
TSVKH
t
DVKH
t
ARVKH
t
IVKH
1.4
1.4
1.4
1.4
1.4
—
—
—
—
—
ns 10
6
—
7
—
8
输入 支撑 时间:
地址/转移 attribute
转移 开始 (ts
)
数据/数据 parity
ARTRY
/shd0/shd1
所有 其它 输入
t
AXKH
t
TSXKH
t
DXKH
t
ARXKH
t
IXKH
0
0
0
0
0
—
—
—
—
—
ns 11
6
—
7
—
8
有效的 时间:
地址/转移 attribute
TS
, abb, dbb
数据
数据 parity
ARTRY
/shd0/shd1
所有 其它 输出
t
KHAV
t
KHTSV
t
KHDV
t
KHDPV
t
KHARV
t
KHOV
—
—
—
—
—
—
3.0
3.0
3.5
3.5
2.3
3.0
ns 12
6
—
7
7
—
9
输出 支撑 时间:
地址/转移 attribute
TS
, abb, dbb
数据/数据 parity
ARTRY
/shd0/shd1
所有 其它 输出
t
KHAX
t
KHTSX
t
KHDX
t
KHARX
t
KHOX
0.75
0.75
0.6
0.75
0.75
—
—
—
—
—
ns 13
6
—
7
—
9
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