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AD1896
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这 数字的 伺服 循环 measures 这 时间 区别在
输入 和 输出 样本 比率 在里面 5 ps. 这个 是 需要 在
顺序 至 选择 这 准确无误的 polyphase 过滤 系数 这 数字的
伺服 循环 有 极好的 jitter 拒绝 为 两个都 输入 和 输出-
放 样本 比率 作 好 作 这 主控 时钟. 这 jitter 拒绝
begins 在 较少 比 1 hz. 这个 需要 一个 长 安排好 时间
whenever
重置
是 deasserted 或者 当 这 输入 或者 输出
样本 比率 改变. 至 减少 这 安排好 时间, 在之上 deasser-
tion 的
重置
或者 一个 改变 在 一个 样本 比率, 这 数字的 伺服 循环
enters 这 快 安排好 模式. 当 这 数字的 伺服 循环 有
adequately settled 在 这 快 模式, 它 switches 在 这 正常的
或者 慢 安排好 模式 和 持续 至 settle 直到 这 时间
区别 度量 在 输入 和 输出 样本
比率 是 在里面 5 ps. du环绕 快 模式, 这 沉默的_输出 信号
是 asserted 高. 正常情况下, 这 沉默的_输出 是 连接 至 这
沉默的_在 管脚. 这 沉默的_在 信号 是 使用 至 softly 沉默的
这 ad1896 在之上 assertion 和 softly unmute 这 ad1896
当 它 是 deasserted.
这 样本 比率 比率 电路 是 使用 至 规模 这 过滤 长度 的
这 fir 过滤 为 decimation. hysteresis 在 测量 这
样本 比率 比率 是 使用 至 避免 振动 在 这 范围调整 的
这 过滤 长度, 这个 将 导致 扭曲量 在 这 输出.
不管怎样, 当 多样的 ad1896s 是 使用 和 这 一样 串行
输入 端口 时钟 和 这 一样 串行 输出 端口 时钟, 这 hys-
teresis 导致 不同的组 延迟 在 多样的ad1896s.
一个 阶段-相一致 模式 特性 是 增加 至 这 ad1896 至
地址 这个 问题. 在 阶段-相一致 模式 一个 ad1896,
这 主控, transmits 它的 样本 比率 比率 至 这 其它 ad1896s,
这 slaves, 所以 那 这 组 延迟 在 这 多样的 ad1896s
仍然是 这 一样.
这 组 延迟 的 这 ad1896 能 是 调整为 短的 或者
长 延迟. 一个 地址 补偿 是 增加 至 这 写 pointer 的 这
先进先出 在 这 样本 比率 转换器. 这个 补偿 是 设置 至 16 为
短的 延迟 和 64 为 长 延迟. 在 长 延迟, 这 组 延迟
是 effectively 增加 用 48 输入 样本 clocks.
这 样本 rate 转换器 的 这 ad1896 能 是 绕过
altogether 使用 这 绕过 模式. 在 绕过 模式, 这 ad1896’s
串行 输入 数据 是 直接地 passed 至 这 串行 输出 端口 和-
输出 任何 dithering. 这个 是 有用的 为 passing 通过 nonaudio
数据 或者 当 这 输入 和 输出 样本 比率 是 同步的
至 一个 另一 和 这 样本 比率 比率 是 exactly 1 至 1.
这 ad1896 是 一个 3.3 v, 5 v 输入 tolerant 部分 和 是 有
在 一个 28-含铅的 ssop smd包装. 这 ad1896 是 5 v 输入-
tolerant 仅有的 when 这 vdd_io 供应管脚 是 有提供的 和 5 v.
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2.5 20.05.0 7.5 10.0 12.5 15.0 17.5
频率
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kHz
dBr
tpc 49. thd + n vs. 频率 输入, 48 khz:44.1 khz,
0 dbfs
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2.5 20.05.0 7.5 10.0 12.5 15.0 17.5
频率
–
kHz
dBr
tpc 50. thd + n vs. 频率 输入, 44.1 khz:48 khz,
0 dbfs
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频率
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kHz
dBr
2.5 20.05.0 7.5 10.0 12.5 15.0 17.5
tpc 51. thd + n vs. 频率 输入, 48 khz:96 khz,
0 dbfs
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频率
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kHz
dBr
2.5 20.05.0 7.5 10.0 12.5 15.0 17.5
tpc 52. thd + n vs. 频率 输入, 96 khz:48 khz,
0 dbfs
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