rev. 0
AD1896
–21–
tdm 模式 应用
在 tdm 模式, 一些 ad1896s 能 是 daisy-chained 一起
和 连接 至 这 串行 输入 端口 的 一个 sharc
®
dsp. 这
ad1896 包含 一个 64-位 并行的 加载 变换 寄存器. 当 这
lrclk_o 脉冲波 arrives, 各自 ad1896 并行的 负载 它的 left 和
正确的 数据 在 这 64-位 变换 寄存器. 这 输入 至 这 变换
寄存器 是 连接 至 tdm_在 当 这 输出 是 连接
至 sdata_o. 用 连接 这 sdata_o 至 这 tdm_在
的 这 next ad1896, 一个 大 变换 寄存器 是 创建 这个 是
clocked 用 sclk_o.
这 号码 的 ad1896s 那 能 是 daisy-chained 一起 是
限制 用 这 最大 频率 的 sclk_o, 这个 是 关于
25 mhz. 为 例子, 如果 这 输出 样本 比率, f
S
, 是 48 khz,
向上 至 第八 ad1896s 可以 是 连接 自从 512
×
f
S
是 较少
比 25 mhz. 在 主控/tdm 模式, 这 号码 的 ad1896s
那 能 是 daisy-chained 是 fixed 至 四.
MSB
1/f
s
tdm 模式
–
16 至 24 位 每 频道
left 频道
正确的 频道
left 频道
left 频道
正确的 频道
正确的 频道
MSB
LSB
LSB
LSB
LSB
LSB
LSB
MSB
LSB
MSB LSB
LRCLK
SCLK
SDATA
LRCLK
SCLK
SDATA
LRCLK
SCLK
SDATA
LRCLK
SCLK
SDATA
注释:
1. lrclk 正常情况下 运作 在 associative 输入 或者 输出 样本 频率 (f
s
)
2. sclk 频率 是 正常情况下 64
lrclk 除了 为 tdm 模式 这个 是 n
64
f
s
,
在哪里 n = 号码 的 立体的 途径 在 这 tdm chain, 在 主控 模式 n = 4
3. 请 便条 那 8 位 的 各自 32-位 subframe 是 使用 为 transmitting
matched-阶段 模式 数据. 请 谈及 至 图示 14.
MSB
MSB
MSB
MSB
MSBMSB
MSB
I
2
s 模式
–
16 至 24 位 每 频道
正确的 justified 模式
–
选择 号码 的 位 每 频道
left justified 模式
–
16 至 24 位 每 频道
图示 10. 输入/输出 串行 数据 formats
sharc 是 一个 注册 商标 的 相似物 设备, 公司
AD1896
tdm_在
sdata_o
lrclk_o
阶段-主控
M1m2 m0
00 0
sclk_o
SHARC
DSP
DR0
RFS0
RCLK0
从动装置-1 从动装置-n
标准 模式
matched-阶段 模式
AD1896
tdm_在
sdata_o
lrclk_o
M1m2 m0
00 0
01 0
sclk_o
AD1896
tdm_在
sdata_o
lrclk_o
M1m2 m0
sclk_o
00 0
01 0
SCLK
LRCLK
图示 11. daisy-chain 配置 为 tdm 模式 (所有 ad1896s 正在 时钟-slaves)
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