AN90
AN90REV1 15
4.0 使用 多样的 cs8904s 和 一个 shared
TxCLK
当 这 连接 一个 设置 的 cs8904s 至 一个 mac
having 一个 单独的 txclk 输入, 一些 设计 consid-
erations 必须 是 符合:
1. 所有 cs8904s 必须 运作 从 这 一样 时钟
源.
2. 一个 shared 硬件 重置 信号 必须 是 ap-
plied 至 所有 cs8904’s 之后 电源-向上.
3. 这 txclk 信号 应当 是 带去 从 精确的-
ly 一个 cs8904 和 routed 至 这 txclk 输入
在 这 媒介 进入 控制. txclks 在 这
其它 cs8904’s 应当 是 left unconnected.
5.0 unused 端口
端口 那 是 不 使用 在 这 系统 (那些 那
有 非 外部 rj-45 连接) 应当 是 con-
figured 作 跟随:
1. loopx 应当 是 asserted (极性 取决于
在 模式 管脚).
2. txenblx 应当 是 deasserted (极性 de-
pends 在 模式 管脚).
3. autoselx, dupselx, 和 txdatax
应当 所有 是 系 高.
4. tx+/tx- 应当 是 left floating (非 connec-
tion).
5. rx+/rx- 应当 是 系 一起.
6.0 布局 仔细考虑
这 cs8904 是 一个 mixed-信号 设备, 那 是, 它 im-
plements 两个都 敏感的 相似物 电路系统 和 数字的
控制 和 preprocessing 电路系统 在 一个 单独的
碎片. 这 mixed-信号 nature 的 这 设备 制造
它 敏感的 至 组件 placement 和 routing.
在下 是 一个 checklist 的 指导原则 系统 designers
应当 follow 在 laying 输出 一个 打印 电路 板.
6.1 时钟
❏
如果 这 时钟 是 有提供的 用 一个 20 mhz 结晶,
那 结晶 应当 是 放置 在 这 组件
一侧 的 这 板 关闭 至 xtal1 和 xtal2
(在里面 一个 inch). 结晶 查出 应当 是
短的 和 应当 包含 非 vias.
如果 这 时钟 是 有提供的 用 一个 外部
cmos/ttl 源, 这 查出 应当 是 作
短的 作 可能.
6.2 相似物 信号
❏
这 4.99 k
Ω
偏置 电阻 应当 是 放置
关闭 至 管脚 15 (avss0) 和 16 (res). 这
连接 在 这 偏置 电阻 和
avss0 应当 是 制造 和 一个 短的 查出.
❏
这 分开 transformers 应当 是 放置 作
关闭 作 可能 至 这 rj-45 连接器. 如果
一般模式 chokes 是 运用, 它们
必须 是 放置 在 这 rj-45 一侧 的 这 iso-
lation transformers.
❏
查出 在 这 10base-t 信号 path, 那些 含铅的-
ing 从 rx+/rx-, tx+/tx- 在 这 cs8904
通过 这 分开 变压器 和 输出 至 这
rj-45 jack, 应当 是 直接 和 短的. 这
查出 宽度 在 这 receive 查出 应当 是 在
least 25 mills (50
Ω
典型的 阻抗 在
10 mhz) 和 这 查出 宽度 在 这 transmit
查出 应当 是 在 least 100 mills 宽 (25
Ω
典型的 阻抗 在 10 mhz).
particular 小心 应当 是 带去 至 相一致 这
典型的 阻抗 的 各自 transmit 查出
至 这 值 的 rt (在 图示 14). 为 一个 +5.0v,
2-layer 板 使用 fr-4 laminate 和 一个 厚-
ness 的 0.0625”, 二 100 mill 查出 w/ 地面
平面 underneath yield 一个 典型的 imped-
ance 那 大概 matches rt.
❏
route 各自 差别的 信号 一双 为 这 trans-
mit 线条 和 这 receive 线条 adjacently. 为
例子, 这 查出 leading 从 rx+ 应当 是
routed 并行的 至 这 查出 leading 从 rx-.
additionally, 特定的 小心 应当 是 带去 至
确保 那 这些 查出 有 这 一样 长度.
❏
增加 也 "地面 shield" 查出 或者 使用 地面
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