CS8415A
18 DS470PP3
CS低, send 输出 这 碎片 地址 和 设置 这
读/写 位 (r/w) 高. 这 next 下落 边缘 的
cclk 将 时钟 输出 这 msb 的 这 addressed
寄存器 (cdout 将 leave 这 高 阻抗
状态). 如果 这 编排 自动 increment 位 是 设置 至 1, 这
数据 为 successive 寄存器 将 呈现 consecu-
tively.
6.2
二-线
模式
在 二-线 模式, sda 是 一个 双向的 数据
线条. 数据 是 clocked 在 和 输出 的 这 部分 用 这
时钟, scl, 和 这 时钟 至 数据 relationship 作
显示 在 图示 11. 那里 是 非 cs 管脚. 各自 indi-
vidual cs8415a 是 给 一个 唯一的 地址. 管脚
ad0 和 ad1 表格 这 二 least 重大的 位 的
这 碎片 地址 和 应当 是 连接 至 vl+ 或者
dgnd 作 desired. 这 emph管脚 是 使用 至 设置 这
ad2 位 用 连接 一个 电阻 从 这 emph
管脚 至 vl+ 或者 至 dgnd. 这 状态 的 这 管脚 是
sensed 当 这 cs8415a 是 正在 重置. 这 向上-
每 4 位 的 这 7-位 地址 地方 是 fixed 在
0010. 至 communicate 和 一个 cs8415a, 这 碎片
地址 地方, 这个 是 这 第一 字节 sent 至 这
cs8415a, 应当 相一致 0010 followed 用 这 设置-
tings 的 这 emph, ad1, 和 ad0. 这 eighth 位
的 这 地址 是 这 r/w位. 如果 这 运作 是 一个
写, 这 next 字节 是 这 记忆 地址 pointer
(编排) 这个 选择 这 寄存器 至 是 读 或者 writ-
ten. 如果 这 运作 是 一个 读, 这 内容 的 这
寄存器 pointed 至 用 这 编排 将 是 输出. 设置-
ting 这 自动 increment 位 在 编排 准许 succes-
sive 读 或者 写 的 consecutive 寄存器. 各自
字节 是 separated 用 一个 acknowledge 位. 这 ack
位 是 输出 从 这 cs8415a 之后 各自 输入
字节 是 读, 和 是 输入 至 这 cs8415a 从 这
微控制器 之后 各自 transmitted 字节.这
二-线 模式 是 兼容 和 这 i2c proto-
col.
6.3 中断
这 cs8415a 有 一个 comprehensive 中断 capa-
bility. 这 int 输出 管脚 是 将 至 驱动 这
中断 输入 管脚 在 这 host 微控制器. 这
int 管脚 将 是 设置 至 是 起作用的 低, 起作用的 高 或者
起作用的 低 和 非 起作用的 拉-向上 晶体管. 这个
last 模式 是 使用 为 起作用的 低, 连线的-或者 hook-
ups, 和 多样的 peripherals 连接 至 这 mi-
crocontroller 中断 输入 管脚.
许多 情况 能 导致 一个 中断, 作 列表 在
这 中断 状态 寄存器 描述. 各自
源 将 是 masked 止 通过 掩饰 寄存器
位. 在 增加, 各自 源 将 是 设置 至 rising
边缘, 下落 边缘, 或者 水平的 敏感的. 联合的
和 这 选项 的 水平的 敏感的 或者 边缘 敏感的
模式 在里面 这 微控制器, 许多 不同的
配置 是 可能, 取决于 在 这
needs 的 这 设备 设计者.
串行
音频的
输出
AES3 Rx
&放大;
解码器
c&放大;ubitdatabuffer
RXP
RXN
OLRCK
OSCLK
SDOUT
RMCK RERR
COPY ORIG EMPH RCBLPRO 音频的
CHS
h/s
电源 供应 管脚 (vd+, va+, dgnd, agnd) &放大; 这 重置 管脚 (rst) 和 这 PLL 过滤 管脚 (filt)
是 omitted 从 这个 图解. 请 谈及 至 这 典型 连接 图解 为 hook-向上 详细信息.
VL+
NVERR
C
U
图示 11. 硬件 模式
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