2001 8月 15 17
飞利浦 半导体 产品 规格
双 smart card 接口 TDA8020HL
注释
1. 二 陶瓷的 multilayer 电容 的 最小 100 nf 和 低 等效串联电阻 应当 是 使用 在 顺序 至 满足 这些
specifications.
2. 管脚 i/o1 有 一个 内部的 15 k
Ω
拉-向上 电阻 至 v
CC1
和 管脚 i/o2 有 一个 内部的 15 k
Ω
拉-向上 电阻 至 v
CC2
.
3. 管脚 i/o1uc 和 i/o2uc 有 一个 内部的 22 k
Ω
拉-向上 电阻 至 v
DDI
.
时钟 输入 (管脚 clkin1 和 clkin2)
f
ext
外部 频率 应用
在 clkin1 和 CLKIN2
0
−
25 MHz
V
IL
低-水平的 输入 电压 0
−
0.25v
DDI
V
V
IH
高-水平的 输入 电压 0.7v
DDI
−
V
DDI
+ 0.3 V
t
i(r)
, t
i(f)
输入 转变 时间
−−
100 ns
逻辑 输入 (管脚 sad0 和 sad1)
V
IL
低-水平的 输入 电压
−
0.3
−
0.25v
DDI
V
V
IH
高-水平的 输入 电压 0.7v
DDI
−
V
DDI
+ 0.3 V
I
LIL
低-水平的 输入 泄漏
电流
−−±
20
µ
一个
I
LIH
高-水平的 输入 泄漏
电流
−−±
20
µ
一个
C
i
输入 电容
−−
10 pF
中断 线条 (管脚 irq; 打开-流; 起作用的 低 输出)
V
OL
低-水平的 输出 电压 I
o
=2mA
−−
0.3 V
I
LH
高-水平的 泄漏 电流
−−
10
µ
一个
串行 数据 输入/输出 (管脚 sda; 打开-流)
V
IL
低-水平的 输入 电压
−
0.3
−
0.25v
DDI
V
V
IH
高-水平的 输入 电压 0.7v
DDI
−
V
DDI
+ 0.3 V
I
LH
高-水平的 泄漏 电流
−−
1
µ
一个
I
IL
低-水平的 输入 电流 取决于 在 这 拉-向上 阻抗
−−−
V
OL
低-水平的 输出 电压 I
OL
=3mA
−−
0.3 V
串行 时钟 输入 (管脚 scl; 打开-流)
V
IL
低-水平的 输入 电压
−
0.3
−
0.25v
DDI
V
V
IH
高-水平的 输入 电压 0.7v
DDI
−
V
DDI
+ 0.3 V
I
LH
高-水平的 泄漏 电流
−−
1
µ
一个
I
IL
低-水平的 输入 电流 取决于 在 这 拉-向上 阻抗
−−−
标识 参数 情况 最小值 典型值 最大值 单位
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