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工业的 温度 范围idt821034 四方形 pcm codec 和 可编程序的 增益
信号 处理
高 效能 oversampling 相似物-至-数字的 转换器 (模数转换器) 和
数字的-至-相似物 转换器 (dac) 是 使用 在 这 idt821034 至 提供
这 必需的 转换 精度. 这 有关联的 decimation 和 inter-
polation 过滤 是 认识到 和 两个都 专心致志的 硬件 和 数字的 sig-
nal 处理器 (dsp). 这 dsp 也 handles 所有 其它 需要 功能
此类 作 pcm 通带 过滤 和 样本 比率 转换.
transmit 信号 处理
在 这 transmit path, 这 相似物 输入 信号 是 received 和 一个 增益
设置 放大器. 这 信号 增益 是 设置 用 这 resistive 反馈 网络
作 显示 在 这 应用 电路 (图示 5). 这 输出 的 这 增益
设置 放大器 是 连接 内部 至 这 输入 的 这 反对-alias 过滤
为 这 oversampling 模数转换器. 这 数字的 输出 的 这 oversampling 模数转换器
是 decimated 和 sent 至 这 dsp. 这 transmit 过滤 是 执行 在
这 dsp 作 一个 数字的 通带 过滤. 这 filtered 信号 是 更远 decimated
和 compressed 至 pcm format.
transmit pcm 接口
这 transmit pcm 接口 clocks 这 pcm 数据 输出 的 dx 管脚 在 rising
edges 的 bclk 符合 至 这 时间 slot 分派. 这 框架 同步
(fs) 脉冲波 identifies 这 beginning 的 一个 transmit 框架, 或者 时间 slot 零.
这 时间 slots 为 所有 途径 是 关联 至 fs. 这 idt821034
包含 用户 可编程序的 transmit 时间 slot 寄存器 为 各自 transmit
频道. 这 寄存器 是 7 位 宽 和 能 accommodate 向上 至 128 时间
slots (相应的 至 这 最大 bclk 频率 的 8.192 mhz) 在
各自 框架. 这 pcm 数据 是 transmitted serially 在 dx 管脚 和 这 大多数
重大的 位 (msb), 或者 位 7, 第一.
当 这 设备 是 第一 powered 向上, 所有 transmit 时间 slots 是 无能
和 transmit 时间 slot 寄存器 设置 至 零. dx 管脚 仍然是 在 高-
阻抗 状态. 至 电源 向上 或者 电源 向下 各自 transmit 频道,
配置 寄存器 和 这 相应的 时间 slot 寄存器 必须 是
编写程序.
receive 信号 处理
在 这 receive path, 这 pcm 代号 是 received 在 这 比率 的 8,000
样本 每 第二. 这 pcm 代号 是 expanded 和 sent 至 这 dsp
为 interpolation 和 receive 频道 过滤 函数. 这 receive 过滤
是 执行 在 这 dsp 作 一个 数字的 lowpass 过滤. 这 filtered 信号
是 然后 sent 至 一个 oversampling dac. 这 dac 输出 是 邮递-filtered
和 然后 delivered 在 vfro 管脚 用 一个 电源 放大器. 这 放大器 能
驱动 resistive 加载 高等级的 比 2 k
Ω
.
receive pcm 接口
这 receive pcm 接口 clocks 这 pcm 数据 在 dr 管脚 在 下落
edges 的 bclk 符合 至 这 时间 slot 分派. 这 receive 时间
slot 定义 和 程序编制 是 类似的 至 那 的 这 transmit 时间 slot.
这 idt821034 包含 一个 用户 可编程序的 receive 时间 slot 寄存器
为 各自 receive 频道. 这 寄存器 是 7 位 宽 和 能 accommodate
向上 至 128 时间 slots (相应的 至 这 最大 bclk 频率 的
8.192 mhz) 在 各自 框架. 这 pcm 数据 是 received serially 在 dr 管脚
和 这 msb (位 7) 第一.
当 这 设备 是 第一 powered 向上, 所有 receive 时间 slots 是 无能
和 receive 时间 slot 寄存器 设置 至 零. 数据 在 dr 管脚 是 ignored. 至
电源 向上 或者 电源 向下 各自 receive 频道, 配置 寄存器
和 这 相应的 时间 slot 寄存器 必须 是 编写程序.
串行 控制 接口
一个 串行 控制 接口 是 提供 为 一个 微处理器 至 进入
这 控制 和 状态 寄存器 的 idt821034. 这 控制 寄存器 包含
配置 寄存器, 时间 slot 寄存器, slic 控制 寄存器 和
增益 调整 寄存器. 它们 是 使用 至 程序 这 working 模式
的 codec 和 slic. 这 状态 寄存器 包含 slic 状态 寄存器.
它们 是 使用 至 监控 slic 功能. 所有 寄存器 是 8 位 宽.
这 串行 控制 接口 组成 的 co, ci,
CS
和 cclk 管脚
(看 图示 1). 一个 微处理器 initiates 一个 写 或者 读 循环 之后 低
水平的 是 asserted 在
CS
管脚. 在 这 微处理器 写 循环, 8 位 的
串行 数据 在 ci 管脚 是 shifted 在 这 设备 在 下落 edges 的 cclk.
在 这 微处理器 读 循环, 8 位 的 串行 数据 是 shifted 输出 的
这 设备 在 co 管脚 在 rising edges 的 cclk. 在 这 终止 的 各自 8-位
transaction, 这 微处理器 sets
CS
高 至 terminate 这 循环.
多样的 accesses 至 这 设备 是 separated 用 一个 空闲 状态 (高
水平的) 的
CS
. 这 宽度 的
CS
高 水平的 是 在 least 三 cclk 循环.
这 idt821034 有 一个 配置 寄存器. 它的 寄存器 位 是
designated cr.7 - cr.0. 这 定义 的 这 位 在 配置 寄存器
是 显示 在 表格 1. 如果 这 leading 数据 位 在 ci 管脚 是 ‘1’ 在 一个
微处理器 写 循环, 这 8-位 数据 在 ci 管脚 是 latched 在
配置 寄存器 和 msb 第一.
那里 是 第八 时间 slot 寄存器 为 四 transmit 途径 和
四 receive 途径. 这 定义 的 这 位 在 时间 slot 寄存器 是
显示 在 表格 2. 自从 pcm 样本 比率 是 8k 样本/秒 和 各自
样本 是 8 位 宽, 各自 时间 slot occupies 64 kbits/秒 的 数据 比率.
这号码 的 时间 slots 在 一个 框架 是 equal 至 这 比率的 这 位
时钟 频率 (bclk) 至 64 khz. 为 这 最大 bclk 频率
的 8.192 mhz, 这 号码 的 时间 slots 在 一个 框架 是 8.192mhz/64khz,
或者 128. 这 最小 号码 的 时间 slots (相应的 至 这
最小 bclk 频率 的 512 khz) 在 一个 框架 是 8. 这 relationship
在 frequently 使用 bclk 发生率 和 这 号码 的 时间 slots
在 一个 框架 是 显示 在 表格 3. 位 6-0 在 各自 时间 slot 寄存器 identify
这 时间 slot 号码 (0 至 127) 的 这 相应的 transmit 或者 receive
频道. 时间 slot寄存器 能 是 accessed 用 specifying 这 transmit/
receive 选择 (cr.1 和 cr.0) 和 频道 地址 (cr.3 和 cr.2)
在 配置 寄存器. 如果 cr.6 = ‘0’ 和 这 leading 数据 位 在 ci 管脚
是 ‘0’ 在 一个 微处理器 写 循环, 这 8-位 数据 在 ci 管脚 是 latched
在 这 选择 时间 slot 寄存器 和 msb 第一.
那里 是 四 slic 控制 寄存器 为 四 频道 slic signaling
控制. 这 定义 的 这 位 在 一个 slic 控制 寄存器 是 显示 在
表格 4. slic 控制 寄存器 能 是 accessed 用 specifying 这
频道 地址 (cr.3 和 cr.2) 在 配置 寄存器. 如果 cr[6:4] =
‘101’ 和 这 leading 数据 位 在 ci 管脚 是 ‘0’ 在 一个 微处理器 写 或者
读 循环, 这 8-位 数据 在 ci 管脚 是 latched 在 这 选择 slic
控制 寄存器 和 msb 第一.
那里 是 四 slic 状态 寄存器 为 四 频道 slic monitoring.
这 位 在 各自 slic 状态 寄存器 是 编排 至 这 slic signaling
输出 和 i/o 管脚 的 这 相应的 频道 作 显示 在 表格 5. 它
应当 是 指出 那 这 last 3 位 的 这 slic 状态 寄存器 是 总是
编排 至 i/o1_0, i/o2_0 和 i/o3_0. 这个 特性 准许 一个 迅速 读
处理 的 这 slic 状态 当 频道 0 是 选择. 这 slic 状态
寄存器 能 是 accessed 用 specifying 这 频道 地址 (cr.3
和 cr.2) 在 这 配置 寄存器. 如果 cr[6:4] = ‘101’, 作 一个 结果 的
这 previous 写 至 这 配置 寄存器, 这 subsequent
微处理器 循环 是 一个 读 循环. 这 内容 的 这 选择 slic
状态 寄存器 是 shifted 输出 的 这 设备 在 co 管脚 和 msb 第一.
那里 是 16 增益 调整 寄存器 为 两个都 transmit 和
receive paths 的 四 途径. 为 各自 path, 那里 是 二
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