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8XC196MC
EXPLANATION 的 交流 SYMBOLS
各自 标识 是 二 pairs 的 letters prefixed 用 ‘‘T’’ 为 time 这 characters 在 一个 一双 表明 一个 信号 和 它的
condition respectively Symbols 代表 这 时间 在 这 二 signalcondition points
Conditions Signals
H  高
L  低
V  有效的
X  非 变长 有效的
Z  Floating
一个  地址
B  BHE
C  CLKOUT
D  数据
G  Buswidth
H  支撑
HA  HLDA
L  ALEADV
BR  BREQ
RRD
WWRWRHWRL
X  XTAL1
Y  准备好
Q  数据 输出
交流 电的 特性
(在 指定 运行 情况)
测试 Conditions 电容的 加载 在 所有 管脚
e
100 pF 上升 和 下降 时间
e
10 ns F
OSC
e
16 MHz
这 系统 必须 满足 这 下列的 规格 至 工作 和 这 87C196MC
标识 参数 最小值 最大值 单位 注释
F
XTAL
频率 在 XTAL1 8 16 MHz 3
T
OSC
1F
XTAL
625 125 ns
T
AVYV
地址 有效的 至 准备好 建制 2 T
OSC
b
75 ns
T
LLYV
ALE 低 至 准备好 建制 T
OSC
b
70 ns 4
T
YLYH
不 准备好 时间 非 Upper 限制 ns
T
CLYX
准备好 支撑 之后 CLKOUT 低 0 T
OSC
b
30 ns 1
T
LLYX
准备好 支撑 之后 ALE 低 T
OSC
b
15 2 T
OSC
b
40 ns 1
T
AVGV
地址 有效的 至 BUSWIDTH 建制 2 T
OSC
b
75 ns
T
LLGV
ALE 低 至 BUSWIDTH 建制 T
OSC
b
60 ns 4
T
CLGX
Buswidth 支撑 之后 CLKOUT 低 0 ns
T
AVDV
地址 有效的 至 输入 数据 有效的 3 T
OSC
b
55 ns 2
T
RLDV
RD 起作用的 至 输入 数据 有效的 T
OSC
b
22 ns 2
T
CLDV
CLKOUT 低 至 输入 数据 有效的 T
OSC
b
50 ns
T
RHDZ
终止 的 RD 至 输入 数据 Float T
OSC
ns
T
RXDX
数据 支撑 之后 RD Inactive 0 ns
NOTES
1 如果 最大值 是 exceeded 额外的 wait states 将 occur
2 如果 wait states 是 used 增加 2 T
OSC

N 在哪里 N
e
号码 的 wait states
3 测试 执行 在 8 MHz However 这 设备 是 静态的 用 设计 和 将 典型地 运作 在下 1 Hz
4 这些 timings 是 包含 为 兼容性 和 older
b
90 和 BH products 它们 应当 不 是 使用 为 newer 高-
速 designs
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8XC196MC EXPLANATION 的交流 SYMBOLS 各自标识是二 pairs 的 letters prefixed 用 ‘‘T’’ 为 time 这 characters 在一个一双表明一个信号和它的 condition respectively Symbols 代表这时间在这二 signalcondition points Conditions Signals H  高 L  低 V  有效的 X  非变长有效的 Z  Floating 一个  地址 B  BHE C  CLKOUT D  数据 G  Buswidth H  支撑 HA  HLDA L  ALEADV BR  BREQ RRD WWRWRHWRL X  XTAL1 Y  准备好 Q  数据输出交流电的特性 (在指定运行情况) 测试 Conditions 电容的加载在所有管脚 e 100 pF 上升和下降时间 e 10 ns F OSC e 16 MHz 这系统必须满足这下列的规格至工作和这 87C196MC 标识参数最小值最大值单位注释 F XTAL 频率在 XTAL1 8 16 MHz 3 T OSC 1F XTAL 625 125 ns T AVYV 地址有效的至准备好建制 2 T OSC b 75 ns T LLYV ALE 低至准备好建制 T OSC b 70 ns 4 T YLYH 不准备好时间非 Upper 限制 ns T CLYX 准备好支撑之后 CLKOUT 低 0 T OSC b 30 ns 1 T LLYX 准备好支撑之后 ALE 低 T OSC b 15 2 T OSC b 40 ns 1 T AVGV 地址有效的至 BUSWIDTH 建制 2 T OSC b 75 ns T LLGV ALE 低至 BUSWIDTH 建制 T OSC b 60 ns 4 T CLGX Buswidth 支撑之后 CLKOUT 低 0 ns T AVDV 地址有效的至输入数据有效的 3 T OSC b 55 ns 2 T RLDV RD 起作用的至输入数据有效的 T OSC b 22 ns 2 T CLDV CLKOUT 低至输入数据有效的 T OSC b 50 ns T RHDZ 终止的 RD 至输入数据 Float T OSC ns T RXDX 数据支撑之后 RD Inactive 0 ns NOTES 1 如果最大值是 exceeded 额外的 wait states 将 occur 2 如果 wait states 是 used 增加 2 T OSC  N 在哪里 N e 号码的 wait states 3 测试执行在 8 MHz However 这设备是静态的用设计和将典型地运作在下 1 Hz 4 这些 timings 是包含为兼容性和 older b 90 和 BH products 它们应当不是使用为 newer 高- 速 designs 11

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