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系统 总线, hdi16, 和 中断 信号
TS 输入/输出
总线 转移 开始
信号
这 beginning 的 一个 新 地址 总线 tenure. 这 msc8103 asserts 这个
信号 当 一个 的 它的 内部的 总线 masters (sc140 核心 或者 dma) begins 一个
地址 tenure. 当 这 msc8103 senses 这个 管脚 正在 asserted 用 一个 外部
总线 主控, 它 responds 至 这 地址 总线 tenure 作 必需的 (snoop 如果 使能,
进入 内部的 msc8103 resources, 记忆 控制 支持).
AACK
输入/输出
地址 acknowledge
一个 总线 从动装置 asserts 这个 信号 至 表明 那 它 identified 这 地址 tenure.
assertion 的 这个 信号 terminates 这 地址 tenure.
ARTRY
输入
地址 retry
assertion 的 这个 信号 indicates 那 这 总线 transaction 应当 是 retried 用 这
总线 主控. 这 msc8103 asserts 这个 信号 至 enforce 数据 coherency 和 它的
内部的 cache 和 至 阻止 deadlock situations.
DBG
输入/输出
输出
输入
数据 总线 grant
2
一个 输出 当 一个 内部的 arbiter 是 使用. 这 msc8103 asserts 这个 管脚 作 一个
输出 至 grant 数据 总线 ownership 至 一个 外部 总线 主控.
一个 输入 当 一个 外部 arbiter 是 使用. 这 外部 arbiter 应当 assert 这个
管脚 作 一个 输入 至 grant 数据 总线 ownership 至 这 msc8103.
DBB
IRQ3
输入/输出
输出
输入
输入
数据 总线 busy
1
这 msc8103 asserts 这个 管脚 作 一个 输出 为 这 持续时间 的 这 数据 总线 tenure.
下列的 一个 ta
, 这个 terminates 这 数据 总线 tenure, 这 msc8103 deasserts
DBB
为 一个 fraction 的 一个 总线 循环 和 然后 stops 驱动 这个 管脚.
这 msc8103 做 不 假设 数据 总线 ownership 作 长 作 它 senses dbb
是
asserted 用 一个 外部 总线 主控.
中断 要求 3
1
一个 的 这 第八 外部 线条 那 能 要求 一个 维护 routine, 通过 这 内部的
中断 控制, 从 这 sc140 核心.
D[0–31] 输入/输出
数据 总线 大多数 重大的 文字
在 写 transactions 这 总线 主控 驱动 这 有效的 数据 在 这个 总线. 在 读
transactions 这 从动装置 驱动 这 有效的 数据 在 这个 总线. 在 host 端口 无能
模式, 这些 32 位 是 部分 的 这 64-位 数据 总线. 在 host 端口 使能 模式,
这些 位 是 使用 作 这 总线 在 32-位 模式.
D[32–47]
HD[0–15]
输入/输出
输入/输出
数据 总线 位 32–47
在 写 transactions 这 总线 主控 驱动 这 有效的 数据 在 这个 总线. 在 读
transactions 这 从动装置 驱动 这 有效的 数据 在 这个 总线.
host 数据
2
当 这 hdi16 接口 是 使能, 这些 信号 是 线条 0-15 的 这
双向的 触发-状态 数据 总线.
D[48–51]
HA[0–3]
输入/输出
输入
数据 总线 位 48–51
在 写 transactions 这 总线 主控 驱动 这 有效的 数据 在 这些 管脚. 在 读
transactions 这 从动装置 驱动 这 有效的 数据 在 这些 管脚.
host 地址 线条 0–3
3
当 这 hdi16 接口 总线 是 使能, 这些 线条 地址 内部的 host
寄存器.
表格 1-5.
系统 总线, hdi16, 和 中断 信号 (持续)
信号 数据 流动 描述
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