8 altera 公司
cyclone fpga 家族 数据 薄板 初步的 信息
各自 lab 能 使用 二 clocks 和 二 时钟 使能 信号. 各自 lab’s
时钟 和 时钟 使能 信号 是 linked. 为 例子, 任何 le 在 一个
particular lab 使用 这
labclk1
信号 将 也 使用
labclkena1
. 如果
这 lab 使用 两个都 这 rising 和 下落 edges 的 一个 时钟, 它 也 使用 两个都
lab-宽 时钟 信号. de-asserting 这 时钟 使能 信号 将 转变 止
这 lab-宽 时钟.
各自 lab 能 使用 二 异步的 clear 信号 和 一个 异步的
加载/preset 信号. 这 异步的 加载 acts 作 一个 preset 当 这
异步的 加载 数据 输入 是 系 高.
和 这 lab-宽
addnsub
控制 信号, 一个 单独的 le 能 执行 一个
一个-位 adder 和 subtractor. 这个 saves le resources 和 改进
效能 为 逻辑 功能 此类 作 dsp correlators 和 signed
multipliers 那 alternate 在 增加 和 subtraction 取决于 在
数据.
这 lab 行 clocks [5..0] 和 lab local interconnect 发生 这 lab-
宽 控制 信号. 这 multitrack
TM
interconnect’s 固有的 低 skew
准许 时钟 和 控制 信号 分发 在 增加 至 数据.图示 4
显示 这 lab 控制 信号 一代 电路.
图示 4. lab-宽 控制 信号
labclkena1
labclk2labclk1
labclkena2
asyncload
或者 labpre
syncload
专心致志的
lab 行
Clocks
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
labclr1
labclr2
synclr
addnsub
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